FPGA学习笔记（二）——verilog 语法讲解

Verilog语法介绍：
数字电路中主要有组合逻辑和时序逻辑两种电路。
组合逻辑：多路选择器、译码器、加法器、乘法器等；
时序逻辑：最基本的是计数器。
Verilog文件的基本结构：
一个文件中可以包含多个模块。
方法1
//模块声明 模块名 端口列表
module mux2 (a,b,sel,out,io);
//端口属性定义
	input [7:0] a;
	input [7:0] b;
	input sel;//sel = 0,out输出a的值；sel=1,out输出b的值。
	output [7:0] out;
	inout io;
//定义内部信号，分为寄存器型reg和线网型wire
组合逻辑使用wire，时序逻辑使用reg，但是always块中必须使用reg
wire oe;
//二选一多路器
//连续赋值语句
assign out = (sel == 0)?a:b;
简化上个语句
assign out = !sel?a:b;
assign out = sel?b:a;
三态门控制
oe信号
assign oe = sel;
io信号
assign io = oe?out[0]:1’bz;

//verilog位操作
//1、取信号中的某一位直接用作信号源
wire [2:0] m;
assign m = out[5:3];
//2、循环移位
reg [7:0] shift_a;
每个时钟都会移动一次
always @(posedge clk)
shift_a <= {shift_a[0],shift_a[7:1]};
//移位寄存器
reg [7:0] shift_a;
wire data;
always @(posedge clk)
shift_a <= {shift_a[6:0],data};//移到低位
always @(posedge clk)
shift_a <= {data,shift_a[7:1]};//移到高位

//3、位拼接
wire [3:0] x;
wire [3:0] y;
wire [7:0] z;
assign z = {x,y};
wire [31:0] n;
assign n = {y,7{x}};
等效于
assign n = {y,x,x,x,x,x,x,x};
//数据表示
assign x = 4’b1001;
assign x = 4’d9;
assign x = 4’h9;

assign x = 4’hc;

assign n = 32’h1234_4567;
assign z = 8’b1001_1101;

//运算
//加（+）、减（-）、乘（*）、除（/）

//逻辑运算
//逻辑与&& 
a = 4’b1011; b = 4’b0000;
wire c;
c = a && b; c = 0;

//按位与&  
a = 4’b1011; b = 4’b0000;
wire [3:0] c;
c = a & b; c = 4’b0000;

//逻辑或|| 
a = 4’b1011; b = 4’b0000;
wire c;
c = a || b; c = 1;

//按位或  
a = 4’b1011; b = 4’b0000;
wire [3:0] c;
c = a | b; c = 4’b1011;

//逻辑非！
a = 4’b1011; b = 4’b0000;
wire c;
c =! a = 0;

//按位取反
a = 4’b1011; b = 4’b0000;
wire [3:0]c;
c = ~b= 4’b1111;

//优先级
//为了避免优先级出错，最好加上括号。

endmodule

方法2
module mux2 (
//端口属性定义
input [7:0] a,
	input [7:0] b,
	input sel,
	output [7:0] out,
	inout io
);	
endmodule