optimistic striver的博客

转载 IC低功耗设计

IC低功耗设计微 [1]  处理器的低功耗设计技术，首先必须了解它的功耗来源。其中时钟单元(Clock)功耗最高，因为时钟单元有时钟发生器、时钟驱动、时钟树和钟控单元的时钟负载；数据通路(Datapath)是仅次于时钟单元的部分，其功耗主要来自运算单元、总线和寄存器堆。除了上述两部分，还有存储单元(Memory)，控制部分和输入/输出(Control，I/O)。存储单元的功耗与容量相关。CMOS电...

转载 一文看懂财务数据的分析方法

转载自:https://zhuanlan.zhihu.com/p/36731274?utm_medium=social&utm_source=qq?utm_medium=social&utm_source=qq在企业经营数据分析中，财务数据是不可或缺的组成部分。而财务数据中通常以资产负债表、利润表、现金流量表三张表为最基本也是最重要的数据表。今天主要跟大家分享一些在企业财务数据相关...

转载 STA静态时序分析/Formality形式化验证

转载自http://blog.sina.com.cn/s/blog_a55a710c0102vcwm.html1.    静态时序分析STA对于仿真而言，电路的逻辑功能的正确性可以由RTL或者门级的功能仿真来保证；其次，电路的时序是否满足，通过STA（静态时序分析）得到。两种验证手段相辅相成，确保验证工作高效、可靠地完成。时序分析的主要作用是查看FPGA内部逻辑和布线的延时，确保其是否满足设计者的...

原创 cdc(clock domain crossing)

1.    CDCMentor 0-in tools has reported three types CDC problems asbelow:·        No sync between two clock domains·        Async reset no sync·        Combo logic before synchronizer·        Reconver...

转载 CMSIS-RTOS RTX实时操作系统介绍

转载 http://www.cnblogs.com/horal/p/7841148.html一.序言 本资料是Trevor Martin编写的《The Designers Guide to the Cortex-M Processor Family》的摘要，并得到Elsevier的再版许可。查询更多细节，请到本资料尾部进阶章节。本资料着力于介绍RTX，RTX可运行在基于Cort

转载 科普：ARM的授权方式

版权声明：本文为博主原创文章，转载请注明出处 https://blog.csdn.net/baidu_35679960/article/details/78446917在和同学聊天的时候老是听到IP核这种称呼，不太清楚这个IP核应该怎么理解，是A53、A72这种东西吗？今天专门调研了一下。IP核是具有知识产权的、功能具体、接口规范的可以在多个集成电路中重复使用的功能模块，是实现系统芯片的基本构件。...

原创 FPGA时钟之gated-clk设计

Gated ClockASIC designs typically gate clocks to conserve power, with custom clock trees defined for each individual tree. The solution is to separate the gating from the clock inputs, and combine ind...

转载 DC之Multiple-Clocks-Asynchronous

跨时钟域（异步时钟）定义：CLKA,CLKB为异步时钟（无固定相位关系），在不同时钟域间需进行同步处理。无时钟的组合逻辑输出被时钟采样，如异步FLASH的Busy信号。注：一般的同源时钟分频得到的不同时钟，用create_generated_clock约束后，是有固定的相位关系的，此情况可不属于异步时钟的范畴，可由设计决定timing问题。例如：需要单时钟读取外部RAM的设计时，需要在端口上面加上...

转载 DC之Multiple clocks-Synchronous

实例：同步时钟设计同源时钟分频得到不同时钟频率的时钟。（图中CLKA,CLKB,CLKC是由同一时钟经DCM分频得到generated clk，时钟之间有固定的相位关系，此时的设计，如果需要保证一定的设计要求时，不能加set_false_path,需要DC去约束相应的路径）Input Delay当信号的时钟未输入时，可以通过设置virtual clocks解决输入输出偏移参考时钟的问题。指明IN1...

转载 DC之multi-cycle path

原创 Design Complier流程

该基本综合流程包含下列步骤：(1)    发展HDL文件输入Design Compiler的设计文件通常都是用诸如VHDL和Verilog HDL等硬件描述语言编写。这些设计描述必须小心地编写以获得可能的最好的综合结果。在编写HDL代码时，你需要考虑设计数据的管理、设计划分和HDL编码风格。划分和编码风格直接影响综合和优化过程。     ...

原创 VCS编译选项

VCS对verilog模型进行仿真包括两个步骤：1. 编译verilog文件成为一个可执行的二进制文件命令为：vcs source_files2. 运行该可执行文件：./simv类似于NC, 也有单命令行的方式：vcs source_files -R （-R 命令表示, 编译后立即执行）。vcs常用的命令选项如下：-debug_all 使用DVE 或者 ucli 调试模式，必须加参数-debug或...

原创 $strobe/$display/$monitor

verilog使用$display,$strobe系统任务来打印log。用$display()系统任务来显示当前变量的值。用$strobe()系统任务来显示用非阻塞赋值的变量值。用$monitor()监控和输出参数列表中的表达式或变量值。$display,$strobe()$monitor()当启动一个带有一个或多个参数的$monitor任务时，仿真器则建立一个处理机制，使得每当参数列表中变量或表...

原创 begin-end/fork-join

Begin-end顺序执行[例3]：parameterd=50; //声明d是一个参数reg [7:0] r; //声明r是一个8位的寄存器变量begin //由一系列延迟产生的波形#d r = 'h35;#d r = 'hE2;#d r = 'h00;#d r = 'hF7;#d -> end_wave; //触发事件end_waveEnd块内的语句是按顺序执行的，即只有上面一条语句执行完...

原创 D触发器和锁存器

时序逻辑的一般设计规则是：在绝大多数设计中避免产生latch(锁存器)。它会让您设计的时序完蛋，并且它的隐蔽性很强，非老手不能查出。latch最大的危害在于不能过滤毛刺。这对于下一级电路是极其危险的。所以，只要能用D触发器的地方，就不用latch。钟控D触发器其实就是D锁存器，边沿D触发器才是真正的D触发器，钟控D触发器在使能情况下输出随输入变化，边沿触发器只有在边沿跳变的情况下输出才变化。两个锁...

原创 verilog中有符号数表示方法

常量表示：  Verilog中表示有符号的二进制表示时，是其补码数值。例$signed(2'b1111_1111)即表示十进制-1.有符号数的表示方法有两种:在变量定义时,用signed定义,例如reg signed [7:0] a.使用$signed()作强制类型转换,例如$signed(a).Verilog会自动进行符号的扩展。有号数与无号数的混合计算：不要在同一个verilog叙述中进行有号...