VCS编译选项

VCS对verilog模型进行仿真包括两个步骤：

1. 编译verilog文件成为一个可执行的二进制文件命令为：vcs source_files

2. 运行该可执行文件：./simv

类似于NC, 也有单命令行的方式：vcs source_files -R （-R 命令表示, 编译后立即执行）。

vcs常用的命令选项如下：

-debug_all 使用 DVE 或者 ucli 调试模式，必须加参数 -debug 或者 -debug_all ， -gui 可以调出   DVE 界面，不加 -gui 默认 是 ucli 模式

+define+macro=value+ 　　　　　预编译宏定义

-f filename RTL文件列表

-v file search for unresolved module references in 'file'

+incdir+directory+ 添加 include 文件夹
-I   进入交互界面
-l   logfile 文件名
-P pli.tab   定义 的 PLI 列表(Tab)文件
+v2k 使用推荐的标准
-y     定义 verilog 的库，search for unresolved module references in directory 'libdir'
-notice 显示详尽的诊断信息
-o     指定输出的可执行文件的名字 , 缺省是 simv
+ nospecify 　　 不对SPECIFY 模块进行时序检查和路径延时计算

+ notimingcheck  不进行时序检查；但是还是把path延时加入仿真中

-R      after compilation, run simulation executable

-cm    line|cond|fsm|tgl|obc|path 　设定coverage的方式

-cm_all enable VCS to link CoverMeter into the VCS executable in a waythat enables all coverages

-cm_line  onlyenable VCS to link CoverMeter into the VCSexecutable in a way that only enables line coverage