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Makefile 文件中的：obj-$(CONFIG_TEST) += test.o，这一类的是什么意思？obj-y 是编译到内核，obj-m是编译成模块，obj-$是什么？ 1 2 3 4 5 6 7 8 9 $(CONFIG_TEST)是一个整体，$(xxx)表示引用变量xxx 比如定义CONFIG_TEST=y $(CONFIG_TEST)就是y obj-...

Linux的通用makefile模板# 下面的变量可以在shell 的环境变量里面指定。# 也可以象下面这样在 Makefile 里面指定。# CC=gcc                                          # 编译器# CFLAGS=-Wall -Werror -g           # 编译器参数# LD=g

make和Makefile中的规则和变量make机制的运行环境需要一个命令行程序make和一个文本文件Makefile。make命令执行后有3个退出码：表示成功执行。如果make运行时出现任何错误，则返回1.如果使用了make的“-q”选项，并且make使得一些目标不需要更新，那么返回2.

Makefile中常用的函数常用函数调用语法：$( )或${}时函数名，是函数的参数。参数间以逗号隔开，而函数名和参数间以空格隔开。字符串处理函数1、字符串替换函数subst格式：$(subst ,,)功能：把字符串中的字符串替换成返回：函数返回被替换过后的字符串。2

Makefile中的隐式规则1、隐式规则中的变量隐式规则中使用的变量分成两种：一种是命令相关的，如“CC”；一种是参数相关的，如“CFLAGS”。与命令相关的变量变量含义AR函数库打开包程序。默认命令是“ar”AS汇编语言编译程序。默认命令

Makefile 学习笔记：为什么要学习makefile ：工作经验让我认识到 会不会写makefile从一个 侧面说明了一个人是否有完成大型工程的能力，makefile 关系到整个工程的编译规则，一个工程的文件不计其数，其按类型，功能，模块分别放在不同的目录下，makefile定义了一些规则来指定，哪些文件需要先编译，哪些文件需要重新编译，甚至进行更复杂的功能操作，因为m