FPGA IP开发使用经验总结
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实际工程开发使用经验总结
尘世中一个小迷童
这个作者很懒,什么都没留下…
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Xilinx FPGA PLL 资源与INTEL FPGA PLL资源locked信号的不同
文章目录Xilinx FPGA PLL 资源与INTELFPGA PLL资源locked信号的不同PLLXilinx FPGA PLL 资源locked信号仿真图INTEL FPGA PLL 资源locked信号仿真图总结Xilinx FPGA PLL 资源与INTELFPGA PLL资源locked信号的不同PLL废话不多说,直接上仿真图:Xilinx FPGA PLL 资源locked信号仿真图仿真平台基于Vivado18.2INTEL FPGA PLL 资源locked信号仿真图仿真原创 2021-02-01 00:31:47 · 792 阅读 · 0 评论 -
Quartus与vivado fifo IP核需要额外注意的几个点
使用 Quartus与vivado fifo IP核需要额外注意的几个点IP different input and output widthQuartus fifo different input and output widthWriting 16-bit Words and Reading 8-bit WordsThis figure shows an example of a wide write port (16-bit input) and a narrow read port (8-b原创 2021-01-31 23:54:38 · 2523 阅读 · 2 评论 -
可能是最简单的同步fifo 的设计
文章目录可能是最简单的同步fifo 设计什么是FIFOFIFO的分类设计FIFO的关键FIFO空满判断方法本次同步FIFO设计的基本参数具体代码实现过程可能是最简单的同步fifo 设计什么是FIFOFIFO的英文全称为First In First Out ,是我们在FPGA工程设计开发中经常使用的一种先进先出的数据缓存器。它区别于其他普通存储器(比如rom ,ram)的是没有外部读写地址线。设计开发者使用它的时候不需要对地址进行管理,只需要给写使能.写数据,就能把对应的数据写入存储器保存;如果数据区域原创 2020-06-16 16:44:03 · 1821 阅读 · 8 评论 -
锁相环PLL/MMCM的使用
文章目录锁相环PLL/MMCM的使用DCM/DLL/PLL/MMCM区别锁相环PLL/MMCM的使用DCM/DLL/PLL/MMCM区别对于FPGA开发者来说,DCM/DLL/MMCM/PLL这些模块几乎天天都在用,但很它们之间有设么差异呢,可能有些人还没有搞清楚。在Xilinx系列的FPGA中,时钟管理器叫做Clock Management,简称CMT。我们所用到的DCM/PLL/MMCM都包含在CMT中。DCM是在早期的Xilinx 系列FPGA芯片中使用的,比如早期的Sparten-3,Vi原创 2020-06-13 02:16:52 · 4513 阅读 · 3 评论