Xilinx FPGA PLL 资源与INTEL FPGA PLL资源locked信号的不同

最新推荐文章于 2024-08-14 15:44:15 发布
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分类专栏： FPGA  IP开发使用经验总结 文章标签： fpga verilog 物联网 嵌入式 面试
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Xilinx FPGA PLL 资源与INTEL FPGA PLL资源locked信号的不同

废话不多说，直接上仿真图：

Xilinx FPGA PLL 资源locked信号仿真图

仿真平台基于Vivado18.2
在这里插入图片描述

INTEL FPGA PLL 资源locked信号仿真图

仿真平台基于Quartus 18.1 Moddelsim
在这里插入图片描述

总结

从上面两个仿真图可以看出，Xilinx FPGA PLL输出的locked 信号是在PLL稳定输出时钟后一段时间才拉高的。而 INTEL FPGA PLL 资源locked信号是伴随着PLL刚刚稳定输出时钟就拉高。从个人的使用经验，为了提高整个系统的健壮性建议对 INTEL FPGA PLL 资源locked信号不要去立即使用，而是在PLL稳定输出时钟后，同步一小段时钟单元后，再去使用它。

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