Vivado报错-3 [Place 30-681]Sub-optimal placement VU19P

ERROR ：[Place 30-681] Sub-optimal placement for a global clock-capable IO pin and MMCM pair .As a workround for this error .please insert a BUFG in between the IO and the MMCM.

        接着会报出你的路径吗，一个是你的PLL的路径，一个是你的输入的IO的路径。然后会解释一下你违背了那些rules。       

        在一对BUFG和BUFG_DIV/BUFGCTRL中，同一时间只能使用一个；

    一个MMCM的BUFG驱动MMCM的时候必须要在一列CTM中，如果没有设置CLOCK_DEDICATED=BACKBONE的话，他们必须相邻。他们是啥？他们就是PLL(MMCM)和BUFGCE。

 如何设置：

set_property CLOCK_DEDICATED BACKBONE [get_nets u_instances/pll0/clk_out1]

报这个错误的有2个原因，第一个原因就是PLL的输入IO和实际的FPGA的PLL不在一个region，就如我的贴图，一个在SLR0，一个在SLR1.此时有两种解决办法：

        1就是在PLL的输入IO的地方手动插入BUFG，通过BUFG之后再输入到PLL；

        2.用物理约束把mmcm放在和pin的输入在一个SLR里面，我这里是放在SLR0。

那问题来了，如何物理约束放置MMCM呢？

         首先打开网表，ctrl+f,查找BELs类型，输入MMCM关键字，就可以找到所有的MMCM的，如下图：

         这里普及一下，打开Device可以看到，VU19P也就是XCVU19p型号的芯片，分为4个SLR，也可以在command窗口输入get_slrs就能看到出现SLR0 SLR1 SLR2 SLR3，这4个SLR。细分一点一共有X0Y0-X8Y19,一共180个区域。其中SLR0是Y0-Y4,SLR1是Y5-Y9,SLR1是Y10-Y14,SLR3是Y15-Y19。

         从上图也可以看出，他一共有40个MMCM的资源，分别在哪个区域也可以看出。接着搜索你的PLL的进入的时钟port，比如我的名字叫做fpga_ext，鼠标右击，点击highlight，选择一种颜色，你就可以在右边的Device找到它，同时在net的属性里面可以看到他在哪个regin里面。我的这个是在X7Y6上面。        

         管脚所在时钟区域X7Y6，这是需要注意，把所有的MMCM高亮，而且19P的MMCM的后缀并不是他所在的区域，这个具体什么意思我还没时间深究，我刚开始也以为是他的区域导致我以为X7Y6没有MMCM，但是后面高亮之后找到了，就是MMCM_X1Y2如下图，该时钟区域里面包含一个MMCM，即MMCM_X1Y6。

        所以就需要增加如下约束：

set_property LOC MMCM_X1Y6  [get_cells digital_top/ap_top/rx_clk_mmcm_inst/mmcme3_adv_inst]

 因为工作比较忙，所以后面就写的比较简略了，最基本的操作会在我前面的文章里面有的，大家有疑问可以看看我前面的文章。 也欢迎批评指正。