6.4.3 相关还款责任信息

本文详细介绍了个人和企业承担还款责任的相关信息,包括信息段描述、出现次数、数据项及其描述,如主借款人身份类别、业务种类、开立和到期日期、还款责任类型等。此外,还涵盖了各种数据类型的定义,如枚举类型和日期格式,以及与还款状态、逾期月数和信息报告日期等相关的内容。

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相关还款责任信息数据块由相关还款责任信息单元直接构成,该信息单元包含相关还款责任信息段和标注及声明信息段,见表 6 - 44

表 6 - 44 相关还款责任信息所含信息段

信息段名称 信息段描述 出现次数
相关还款责任信息段描述的是信息主体为个人或企业承担相关还款责任的信息1:1
标注及声明信息段描述该信息单元中信息的异议标注、特殊标注、声明信息等0:1

相关还款责任信息段所含数据项见表 6 - 45,标注及声明信息段的数据结构参见表 6 - 41

表 6 - 45 相关还款责任信息段含数据项

数据项名称 数据项描述 数据类型
主借款人身份类别说明信息主体有相关的那笔债务的主借款人的身份类别
采用身份类别代码表,详见附录
Enum
业务管理机构类型业务管理机构所属的机构类型
采用机构类型代码表,详见附录
Enum
业务管理机构➢ 当本次查询机构与主业务的管理 机构属于同一法人机构 (顶
级机构)时 ,该数据项为主业务的管理机构 代码;
➢ 否则,当本次查询机构与主业务的管理机构不属于同一法人
机构时 ,该数据项为随机两位大写字母(同一份报告中相同
法人机构采用相同的字母)
AN..14
业务种类➢ 当身份类别为 1 自然人时 ,采用个人借贷交易业务种类代码
表详见附录;
➢ 当身份类别为 2 组织机构时代码表如下:
10 - 企业债
11 - 贷款
12 - 贸易融资
13 - 保理融资
14 - 融资租赁
15 - 证券类融资
16 - 透支
21 - 票据贴现
31 - 黄金借贷
41 - 垫款
51 - 资产处置
Enum
开立日期被承担相关还款责任的贷款的发放日期Date
到期日期被承担相关还款责任的贷款的到期日期Date
相关还款责任人类型信息主体为个人企业承担相关还款责任类型
代码表如下:
1 - 共同借款人
2 - 保证人
3 - 票据承兑人
4 - 应收账款债务人
5 - 供应链中核心企业
9 - 其他
Enum
保证合同编号在征信系统全局范围内用于唯一识别一份保证合同的标识码
✓ 当本次查询机构与主业务的管理机构属于同一法人机构 (顶
级机构)时 ,该数据项为保证合同编号
✓ 否则,此数据项采用随机一位大写字母和三位阿拉伯数字进行
编号,相同保证合同在同一 份报告中编号相同且唯一
AN..60
相关还款责任金额保证合同约定的担保金额
✓ 当主借款人身份类别为 2 组织机构”,相关还款责任人类
型为“ 1 共同借款人”时,该数据项返回空值
Long
币种账户开立和结算实际币种代码
采用国标《表示货币和资金的代码》(GB/T 12406-2008 )规定的
3位字母型代码表,详见附录
Eunm
余额被承担相关还款责任的贷款本金余额Long
五级分类反映五级分类的代码
采用五级分类代码表,详见附录
Enum
账户类型说明信息主体有相关还款责任的那笔债务对应的账户类型
采用个人借贷账户类型代码表,详见附录
✓ 当身份类别为 2 组织机构” 时 ,该数据返回空值
Enum
还款状态各类账户采用相应的个人借贷账户还款状态代码表,详见附录
✓ 当身份类别为 2 组织机构” 时 ,该数据返回空值
Enum
逾期月数截止信息报告日期被担保的主业务的连续逾期月数
✓ 当身份类别为 1 自然人时 ,该数据返回空值
Short
信息报告日期本条信息单元所包含信息内容的有效截止日期Date
在电子设计自动化(EDA)领域,Verilog HDL 是一种重要的硬件描述语言,广泛应用于数字系统的设计,尤其是在嵌入式系统、FPGA 设计以及数字电路教学中。本文将探讨如何利用 Verilog HDL 实现一个 16×16 点阵字符显示功能。16×16 点阵显示器由 16 行和 16 列的像素组成,共需 256 个二进制位来控制每个像素的亮灭,常用于简单字符或图形显示。 要实现这一功能,首先需要掌握基本的逻辑门(如与门、或门、非门、与非门、或非门等)和组合逻辑电路,以及寄存器和计数器等时序逻辑电路。设计的核心是构建一个模块,该模块接收字符输入(如 ASCII 码),将其转换为 16×16 的二进制位流,进而驱动点阵的 LED 灯。具体而言,该模块包含以下部分:一是输入接口,通常为 8 位的 ASCII 码输入,用于指定要显示的字符;二是内部存储,用于存储字符对应的 16×16 点阵数据,可采用寄存器或分布式 RAM 实现;三是行列驱动逻辑,将点阵数据转换为驱动 LED 矩阵的信号,包含 16 个行输出线和 16 个列使能信号,按特定顺序选通点亮对应 LED;四是时序控制,通过计数器逐行扫描,按顺序控制每行点亮;五是复用逻辑(可选),若点阵支持多颜色或亮度等级,则需额外逻辑控制像素状态。 设计过程中,需用 Verilog 代码描述上述逻辑,并借助仿真工具验证功能,确保能正确将输入字符转换为点阵显示。之后将设计综合到目标 FPGA 架构,通过配置 FPGA 实现硬件功能。实际项目中,“led_lattice”文件可能包含 Verilog 源代码、测试平台文件、配置文件及仿真结果。其中,测试平台用于模拟输入、检输出,验证设计正确性。掌握 Verilog HDL 实现 16×16 点阵字符显示,涉及硬件描述语言基础、数字逻辑设计、字符编码和 FPGA 编程等多方面知识,是学习
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