ALLEGRO 导入约束规则问题，和遇到的问题，大家一起探讨

我在做ARM A55的PCB，我有一个问题。

前因：我用原厂的demo的核心，内存，EMMC加上我自己的接口部分。由于原厂的工程原理图是完整的。我操作的时候，把原有的一些网络名称改变了，我也是初学就上项目了，不是很熟悉软件的使用。我最大限度按照原厂的规则来画我的板子，但是由于改名了，原本的差分对就对不上了。

操作：下图看的有些差分网络丢失了，于是我从新修改原理图与原厂保存一致，我以为就能变回来，后来发现还得将原厂的规则再导入一下。

我的错误：应该是把off-paga 的名称整混乱了，一个原理图page里面用两个off-page连接在一起。这样有可能有问题，非常规的做法。于是我便修改了，因为初学做项目以为可以方便差错。AD转过来的初学者，cadence 里面也没有类似AD的可以屏蔽的操作，很不适应。

遇到的问题分享：

1. 交互的时候只有原理图到PCB 不能交互，是因为没有管理员权限打开。

2.还要一个问题呢没有解决下图 find by name ----> more  点不开，什么反应也没有，不想网上别人的软件，我这个什么也没有。