Cadence_Allegro导入网表后原先设置好的约束规则丢失

一、前言

原先在设计PCB的时候设置了一些如差分线的约束规则，后来在原理图中对这些地方做了改动之后重新导出网表，在把新网表导入PCB之后，原先设置的规则就会丢失

这可能是因为原理图在导出网表的时候有个设置选项没有勾上，导致原理图中设置的规则覆盖掉了PCB中设置的规则。
（PS：这里可以理解为没有设置规则也是一种规则，比如原理图中没有设置差分对，但PCB里设置了，导进PCB的时候，就会覆盖掉，变成没有设置）

二、解决方法

1.在原理图导出网表的Create Netlist表格中选择Setup

2.勾选如下图所示选项“Ignore Electrical constraints”，点击OK。
参数解释：
Ignore Electrical constraints：忽略电气约束

这样再将网表导入PCB时，就不会覆盖电气规则了。