System Verilog 学习笔记 （一） 数据类型1

1.SV的数据类型

1.1 内建数据类型（verilog 的数据类型） —> 变量和线网

变量：reg、integer、time、real

线网用于连接设计中不同的部分，但一般情况下用wire

1.2 SV独有的数据类型 

1.2.1 logic

logic是对reg数据类型的改进，可以被连续复制、门单元和模块所驱动，但不能有多个结构性的驱动

1.2.2 双状态数据类型

SV 引入的双状态数据类型有利于减少内存的使用

bit         双状态 单比特无符号

byte      双状态 8比特有符号

shortint 双状态 16比特有符号

int         双状态 32比特有符号

longint  双状态 64比特有符号

integer  四状态32比特有符号

time      四状态 64比特无符号

real       双状态 双精度浮点数

$isunknow()  如果检测到表达式的任意一位出现X或Z 返回1

该函数适用于检测被侧设计输出值是四状态，但接收的变量是二状态的，XZ就有可能自动被转化为01 无法被检测

1.3 定宽数组

1.3.1 声明

//给出数组的上下界或