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RSS订阅原创 SystemVerilog学习笔记---04过程语句和块语句和时间函数
timeunit和timeprecision可以使用在module、program、package、interface等结构中，但是不能使用在class中，而timescale可以使用在任何地方，这也导致了其独立性不够，容易因为文件编译顺序等原因导致期望的时间延迟不对的情况出现。 在SV中，如果在测试程序的多个地方调用同一个任务，由于任务的局部变量会使用共享的静态存储区，所以不同的线程之间会窜用局部变量。在上述代码中，如果不使用ref进行数组的传递，数组会被复制到堆栈区，而不是在内部改变，外部也改变。
2023-08-21 11:52:41
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原创 SystemVerilog学习笔记---03参数化类
carr类创建了3个不同的句柄指向不同类型的对象，其相当于三个不同类型的类，三个对象的句柄的类型不相同，不能将其进行句柄传递，例如：c1=c3，这是错误的。systemverilog提供了参数化的类，类似于C++的模板，在定义时并未指明类的类型参数。
2023-08-21 11:41:44
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原创 APB总线
地址、写、选择和选通信号的时序都和写传输一样。在读传输的情况下，从机必须在EANBLE 周期提供数据。写传输开始于地址、写数据、写信号和选择信号在时钟上升沿之后的全部改变。地址、数据和控制信号全都在整个 ENABLE 周期保持有效。高级外设总线（APB）是高级微控制器总线体系（AMBA）的总线层次的一部分并且为降低功率消耗和接口复杂性做了优化。选择信号也将变成低电平，除非当前传输之后紧跟着另一个到该外设的传输。为了降低功率消耗地址信号和写信号将在传输之后不再改变，直到下一个传输发生为止。
2023-08-20 15:30:37
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原创 UVM项目之UART验证---01验证理论
一种通用串行数据总线，实现全双工传输和接收。将数据的二进制位一位意味进行传输URAT传输格式：起始位+数据位+校验位+停止位波特率：单位时间内传输的二进制位数（bps）起始位：开始发起传输的标志，进行数据传输时发送方要先发出一个低电平0来表示传输字符的开始停止位：结束传输的标准：1位、1.5位、2位的高电平校验位：奇校验和偶校验UART是一种先进的单控制器总线架构（AMBA）兼容的芯片系统（SoC）外围设备，由ARM开发、测试和许可。
2023-08-20 15:24:44
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原创 SystemVerilog学习笔记---02面向对象编程（类的继承和多态）
相关术语：类（class）：包含变量和子程序的基本构建块。 对象（object）：类的一个实例。 句柄（handle）：指向对象的指针。 属性（property）：存储数据的变量。 方法（method）：任务或者函数中操作变量的程序性代码。 原型（prototype）：程序的头，包括函数名、返回值类型和参数列表。
2023-08-20 13:52:58
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原创 SystemVerilog学习笔记---01基础语法
延续Verilog的语法，增加新的数据类型。和型：reg，integer，time等：wire，wor，wand等在systemVerilog中，**数据类型有两个属性：**表明该数据是variable或net型表明数据的值是4值或2值。vartable型数据既可以是4值逻辑也可以是2值逻辑，但是net型只能是4值逻辑。SV推出了新的数据类型logic、bit logic为4值逻辑：0、1、x、z。
2023-08-20 13:24:43
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空空如也
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