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RSS订阅原创 FPGA跨时钟域信号处理之亚稳态问题
FPGA跨时钟域信号处理之亚稳态问题学习笔记跨时钟域会导致“亚稳态”的问题，信号的上升沿和下降沿并不是瞬间被拉高或拉低的，而是有一个倾斜变化的过程。振荡时间 Tmet 是受到很多因素影响的，所以 Tmet 时间有长有短。当然有人会问到第二级寄存器的 Tmet2 的持续时间会不会继续延长到大于一个采样周期？这种情况虽然会存在，但是其概 率是极小的，寄存器本身就有减小 Tmet 时间让数据快速稳定的作用。单比特信号从慢速时钟域同步到快速时钟域需要使用打两拍的方式消除亚稳态。第一级寄存器产生亚稳态并经过
2022-04-18 21:07:12
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原创 FPGA学习记录：第28章 VGA显示器驱动设计与验证
硬件平台：Cyclone IV E EP4CE10F17C8开发平台：Quartus II 64-Bit Version 13.0.1 Build 232 06/12/2013 SP 1 SJ Full Version开发板：野火征途pro实验项目：vga_colorbar实验模块：vga_ctrl学习心得：1.简单驱动设计的流程与方法2.各驱动模块之前的时序匹配。3.模块之间有闭环，牵一发而动全身，所以在分别设计各个模块时要尽量考虑全面。4.assign语句中的三目运算符 Z = M ?
2022-04-11 20:54:22
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原创 FPGA问题记录之：Warning (13024): Output pins are stuck at VCC or GND
FPGA问题记录之：Warning (13024): Output pins are stuck at VCC or GNDWarning (21074): Design contains 16 input pin(s) that do not drive logic硬件平台：Cyclone IV E EP4CE10F17C8开发平台：Quartus II 64-Bit Version 13.0.1 Build 232 06/12/2013 SP 1 SJ Full Version实验项目：vga
2022-04-09 23:56:47
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原创 arduino-esp32-cam环境配置和例程使用
一.硬件准备1.aithinker esp32-cam模块一个：2.usb转串口模块：比如ch340,cp2102等等。3.杜邦线若干。二.硬件连接U0R，U0T分别连接串口的TXD，RXD；GND，5V对应连接（请保证模块输入电源至少5V 2A,否则图片会有几率出现水纹）；下载程序时，将GPIO0接低电平，由于GPIO0连接摄像头XCLK,下载完成后使用时请把IO0悬空，请勿接高低电平。三.软件准备1.arduino安装包获取方法一最简单，方法一如果无法使用，可选择方法二、三。方
2020-05-29 15:36:04
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空空如也
空空如也
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