数字电子技术基础笔记(精简)

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第二章:逻辑代数基础

2.1逻辑代数的三种基本运算

  • 与:&
  • 或:≥1
  • 非:1
  • 与非:&o
  • 或非:≥1o
  • 异或:=1
  • 同或:=

2.2逻辑代数基本公式和常用公式

2.3逻辑代数基本定理

  1. 带入定理:解决变量个数的问题
  2. 反演定理:来求Y’
  3. 对偶定理:证明两逻辑式相等

2.4逻辑函数的表示方法

注意各种形式之间的转化

  1. 真值表
  2. 逻辑函数
  3. 逻辑图
  4. 波形图

2.5逻辑函数的化简

  1. 公式法
  • A+AB=A
  • AB’+AB=A
  • AB+A’C+BC=AC
  • A+A’B=A+B
  • A+A=A
  1. 卡诺图化简法:尽可能多的圈1,2ⁿ个元素消去n个变量。

2.6具有无关项的逻辑函数化简

无关项为x,能和1凑消去就可。

第四章:组合逻辑电路

4.1组合逻辑电路的特点

任意时刻的输出仅取决于此刻的输入,与电路原来的状态无关。电路中不包含存储单元

4.2组合逻辑电路的分析方法(逻辑电路图->逻辑函数->真值表->逻辑功能)

 通常分析方法:从电路的输入到输出逐级写出逻辑函数式,最后得到输入与输出的逻辑函数式。再画出真值表直观看出逻辑结构。

graph LR
逻辑图-->逻辑函数
逻辑函数-->真值表
真值表-->逻辑功能

4.3组合逻辑电路的设计方法<–重要

由实际问题到实现逻辑电路图。步骤为:

一.逻辑抽象(问题->真值表)

  1. 确定输入和输出变量:取…为输入(输出)变量,用…表示
  2. 对变量进行编码:规定…
  3. 列出真值表

二.写出逻辑函数式(真值表->函数)

由真值表化简得函数式(公式化简、卡诺图

三.选定器件

  1. 门电路
  2. MSI组合电路或者PLD

四.根据所选器件对函数进行化简或转换

  1. 门电路->化简
  2. MSI组合电路或者PLD->转换

函数式的转化:

  • 与或(两次求反)–>与非
  • 与或非:卡诺图中的0加一起取反

五.画出逻辑电路图

至此,设计已完成。

graph LR
问题-->真值表
真值表-->函数
函数-->根据器件化简或转换函数
根据器件化简或转换函数-->电路图

4.4常用组合电路模块

4.4.1编码器

逻辑功能:将高低电平转化为二进制代码

一.普通编码器

 任何时候只允许一个编码信号。
 位二进制编码器为例:输入为I0~I7八个高电平信号,输出是二进制代码Y2Y1Y0。

二.优先编码器

允许同时输入两个以上的编码信号,当几个输入信号同时出现时,只对优先级最高的有个进行编码。
74HC148(8线-3线优先编码器)为例:
[外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-YTUdzWiA-1577953904276)(4FBCA71A3F6E4ED08A6A54C6B9DBE717)]

  • 三种工作状态:1.Ys’=1,Yex’=1–>不工作2.Ys’=0,Yex’=1–>工作,但无编码输入3.Ys’=1,Yex’=0–>工作,有编码输入
  • 输入和输出均以低电平有效(低电平有效,会有小圆圈,在外面的信号会有"’")
  • I7’优先级最高,I0’优先级最低

二-十进制优先编码器(以74HC147为例);将I0’~I9’输入信号分别编成10个BCD代码

  1. 编码器的输出是反码形式的BCD码
  2. 优先级I9’最高,I0’最低

4.4.2译码器<–很重要

逻辑功能:将二进制代码译成对应的输出高低电平信号或例外一个代码,是编码的反操作。

一.二进制译码器
  • 二进制代码–>高低电平信号

  • 输入为高电平有效,输出为低电平有效

  • S1称为“数据”输入端,A2A1A0称为“地址”输入端

  • 以74HC138(3线-8线译码器)为例:
    [外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-456lQeae-1577953904277)(DB3EA98979E94AAB8B70E05D1CC2E856)]

  1. S1为1,S2’、S3’为0的时候,输出为低电平(有效),正常译码状态;否则,输出为封锁在高电平(无效)
  2. A2~A0为输入,Y7-Y0为输出(输入高电平有效,输出低电平有效)
  3. 不仅能译码,还能实现逻辑函数(Y7~Y0代表极小项)
  4. S1~S3控制端也称为“片选”输入端,利用片选的作用可实现扩展译码器的功能
二.二-十进制译码器

逻辑功能:将BCD码的10个代码译成10个高低电平输出信号

这个电路结构具有拒绝伪码的功能

三.显示译码器

逻辑功能:4位输入,7位输出

  • RB:灭零
  • B:灭灯
  • I’:输入
  • O’:输出
  • LT’:灯测试输入(全为1)
    RBI’(灭零输入)是为了把不希望显示的零熄灭。

4.4.3数据选择器<–很重要

功能:从一组信号中选出某一个。
以74HC153为例:
[外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-kmV21J4z-1577953904278)(E915DD272FFE45F684682C807A7AC1F5)]

  • 公共的地址输入(A1、A0)、独立的数据输入(D)、数据输出(Y1、Y0)和附加控制端(S1’、S2’)
    Y=Domo+D1m1+D2m2+D3m3(m=最小项)–>表明:S’=0是正常工作,S’=1是数据选择器被禁止工作。

4.5层次化和模块化的设计方法

  • 层次化:自顶向下地对设计任务进行分层和分块的划分
  • 模块化:将实现一定功能的电路封装成模块

4.6组合逻辑电路中的竞争-冒险

4.5.1竞争-冒险现象及形成原因

  • 竞争:将门电路两个输入信号同时向相反的逻辑电平跳变(一个从1变0,一个从0变1)–>注意:有竞争现象不一定有尖峰脉冲(不能有时间差△t)
  • 竞争-冒险:由于竞争而在输出端可能产生尖峰脉冲的现象(!有竞争现象不一定都会产生尖端脉冲!)

4.5.2检查(判断)竞争-冒险的方法

在输入变量只有一个改变状态的情况下,通过逻辑函数式判断组合逻辑电路是否有竞争-冒险现象存在

  • 若能将函数式化简成*Y=A+A’或Y=AA’*则可判断存在竞争-冒险现象(只有一个改变状态

所以上面的方法局限性太大,只能一个状态改变,所以难判断。
另一种方法:用实验检查是否存在因竞争-冒险显现而产生的尖端脉冲。此时加到输入端的信号应该包含输入变量所有可能变化的状态变化。

4.5.3消除竞争-冒险的方法

  1. 接入滤波电容
  2. 引入选通脉冲
  3. 修改逻辑设计

第五章:半导体存储电路

5.1 SR锁存器

  1. S=0,D=0–>Q保持
  2. S=1,D=0–>Q写1
  3. S=0,D=1–>Q写0
  4. S=1,D=1–>Q不定(S、D=1的状态同时消失后状态不定)

5.2 触发器

按触发方式划分

1. 电平触发
  • 只有当CLK变为高电平(CLK=1)以后S、R信号才起作用
  • 往往还有异步置1(置位)输入端SD’和异步置0(复位)输入端RD’。只要在SD’或RD’加入低电平,即可立即将触发器置1或置0,而不受时钟信号的控制。
  • 此外,用SD’或RD’将触发器置位或复位应当在CLK=0的状态下进行,否则SD’或RD’返回高电平以后预置的状态不一定能保存下来。
  • CLK回到0以后,触发器保存的是CLK回到0以前瞬间的状态。
2. 脉冲触发<–注意理解
  • CLK为高电平时才有效。
  • 在一个时钟周期里,输出端的状态只改变一次,而且发生在CLK的下降沿。
  • "–|"表示脉冲触发,CLK高电平以后输出状态才改变,所以也叫延迟触发
  • "o–|"表示负脉冲触发,CLK加一个反相器表示低电平为有效信号,输出状态的变化发生在上升沿。
  • 脉冲触发SR触发器中,不能进根据下降沿的时刻的S、R的状态确定输出端Q的状态,还必须考察CLK=1期间触发器的变化–>所以画波形图的时候,先画CLK=1期间的波形图Q1,再根据CLK下降沿时Q1的状态画出Q的状态。
  • 脉冲触发JK触发器中,在CLK=1的期间,如果JK触发器没有发生过改变,那么输出端的状态在下降沿的变化就根据下降沿时刻的JK状态来确定;如果在此期间JK触发器发生过改变,那么输出端的状态在下降沿时刻的变化根据第一次变化时JK的状态来确定。
  • J和K全为1的时候,Q的状态反转(1变0,0变1)。
3. 边缘触发
  • 触发器的次态仅仅取决于CLK信号下降沿(或上升沿)到达时刻(最后一刻)输入信号的状态
  • "->“表示边沿触发;”-o>"表示下降沿触发

按逻辑功能触发(先Q’,再Q)

  1. SR触发器:Q*=S+R’Q;SR=0(S、R不同时为1)
  2. JK触发器:Q*=JQ’+K’Q
  3. T触发器:Q*=TQ’+T’Q
  4. D触发器:Q*=D

第六章:时序逻辑电路

6.1概述

  • 任意时刻的输出信号不仅取决于此刻的输入信号,还取决于电路以前的状态
  • 特点:
  1. 电路通常包括组合电路和存储电路
  2. 存储电路的输出状态必须反馈到组合电路的输入端
  • 根据输出信号的特点分为米利(Mealy)型和穆尔(Moore)型
  1. 米利型:输出信号不仅取决于存储电路的状态,还取决于输入变量(X、Q)
  2. 穆尔型:输出信号仅取决于存储电路的状态(Q)–>可当计数器
  • 根据触发器动作特点的不同分为同步时序电路和异步时序电路
  1. 同步时序电路:所有出发起的变化都是在同一时钟信号下同时发生的
  2. 异步时序电路:触发器状态的变化不是同时发生的

6.2时序逻辑电路的分析方法

6.2.1同步时序电路的分析方法<–重要

一般步骤:

  1. 逻辑图–>驱动方程(存储电路中每个触发器输入信号的函数)
  2. 驱动方程(代入)–>特征方程(Q*)–>状态方程(Q*)
  3. 逻辑图–>输出方程

6.2.2时序逻辑电路的状态转换表、状态转换图和时序图

一、状态转换表

将输入变量和电路初态的曲取值代入状态方程和输出方程;接着在再一以得到的次态作为新的初态和此时的输入变量一起再代入状态方程输出方程。

二、状态转换图

圆圈内表示电路的各个状态,箭头表示状态转换的方向,箭头上注明输入变量取值和输出变量取值(输入变量/输出变量)

三、时序图

根据状态方程和输出方程画出Q和Y的波形图

6.3常用的时序逻辑电路

6.3.1移位寄存器

6.3.2计数器

一、同步计数器
1.同步二进制计数器(74161)

RD’:异步置零;LD’:同步置数

2.同步十进制计数器
二、任意进制的计数器构成方法
1.M<N的情况(存储的大于需求的)

在N进制计数器计数的过程中,使之跳跃N-M个状态,就可得到M进制的计数器.实现跳跃的方法有:异步置零法(不需要时钟信号的配合);同步置数法

2.M>N的情况(需要的>已有的)

用多片N进制计数器组合起来来构成M进制计数器。各片之间连接方式有串行进位方式、并行进位方式、整体置零方式和整体置数方式。

  • 若M=N1*N2,则可采用串行进位或并行进位
  • 在串行进位方式中,以低位片的进位输出信号作为高位片的时钟输入信号
  • 在并行进位方式中,以低位片的进位输出信号作为高位片的工作状态控制信号,两片的CLK输入同时接计数输入信号

6.4时序逻辑电路的设计方法<—很重要

6.4.1同步时序逻辑电路的设计方法

一般步骤:

一、逻辑抽象,得到状态转换图或状态转换表

二、状态化简

三、状态分配(状态编码)

四、选定触发器的类型,求出状态方程、驱动方程和输出方程

五、画出逻辑图

六、检查电路能否自启动

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