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VHDL
文章平均质量分 81
alone_l
这个作者很懒,什么都没留下…
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VHDL语法(二)
entity语法中port语法结构中的 in,out,buffer,inout 都是 signal 类型。library里的package语法中也可以声明signal。VHDL中可以被赋值的对象有三种:signal,variable,constant。数值类属性 :'left, 'right, 'low, 'high, 'length。1,VHDL中可被赋值的对象。right表示数组的右边界;length表示数组的长度。left表示数组的左边界;high表示数组的上边界;low表示数组的下边界;原创 2022-10-07 16:41:26 · 3223 阅读 · 0 评论 -
VHDL语法(一)
VHDL程序一般由于三个部分组成:library、entity 和 architecture。原创 2022-10-06 10:55:52 · 1966 阅读 · 0 评论