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RSS订阅原创 Modelsim 83优先编码器的行为描述Verilog HDL代码BCD码转余3码编码器的行为描述Verilog HDL代码独热码编码器的行为描述
1.case 语句后面多个语句要也begin end 第二个卡在这，case还有其他表示法，用{}之类的2.最开始一直卡在这，搞半天发现是 4'b1111,不是4b'1111** Error: C:/modeltech_6.5/win32/lab4_2.v(10): Undefined variable: b1xxxxxxx.** Error: C:/modeltech_6.5/win32/lab4_2.v(10): near "=": syntax error, unexpected '=', expec
2023-10-20 18:33:52
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原创 modelsim模十BCD计数器数据流描述和行为描述3，四位同步计数器数据流描述和行为描述（代码及错误记录）
lab3_11(Q[1], ,QN,CTR,Q[0],CLR), //counter模块 QN 端口未使用，用空格表示该端口悬çﾩ ﾺ。lab3_1 lab3_1r0(Q[0], ,CTR,CTR,CLK,CLR), //隐式调用，注意端口顺序。lab3_1 lab3_10(Q[0], ,EN,EN,CLK,CLR), //隐式调用，注意端口顺序。
2023-10-15 14:41:33
261
空空如也
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