FPGA初探
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一名新人的FPGA初探
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Hacker Zhang
行胜于言
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Verilog之跨时钟域设计-FIFO
原创 2022-04-27 23:03:15 · 2349 阅读 · 0 评论 -
FPGA设计之latch出现
背景 在数字电路中我们学习过触发器和锁存器,但是在写Verilog的时候很少使用latch(锁存器),这是为什么呢。触发器(FF)与锁存器(latch)对比基本定义 锁存器,是一种对脉冲电平敏感的存储单元电路。锁存器和寄存器都是基本存储单元,锁存器是电平触发的存储器,寄存器是边沿触发的存储器。两者的基本功能是一样的,都可以存储数据。产生场景 锁存器是组合逻辑产生的,而寄存器是在时序电路中使用,由时钟触发产生的。latch危害 latch 的主要危害是会产生毛刺(glitch),这种毛原创 2022-04-17 23:55:47 · 1118 阅读 · 0 评论 -
FPGA之RAM Control
RAM简介: RAM 的英文全称是 Random Access Memory,即随机存取存储器, 它可以随时把数据写入任一指定地址的存储单元,也可以随时从任一指定地址中读出数据, 其读写速度是由时钟频率决定的。 RAM 主要用来存放程序及程序执行过程中产生的中间数据、 运算结果等。RAM分类:RAM分类 这里我们使用最简单的单端口RAM:DINA:RAM 端口 A 写数据信号。ADDRA:RAM 端口 A 读写地址信号,对于单端口 RAM 来说,读地址和写地址共用同该地址线。WEA:原创 2022-04-17 13:56:55 · 454 阅读 · 0 评论 -
SystemVerilogHDL简易频率计设计
背景最近写一个多路信号发生器的时候,发现用肉眼观察波形信号很麻烦,想着用SV写一个自动检测频率的设计让其自动输出。设计思路捕捉连续的两个下降沿,然后根据cnt计数值计算频率,误差范围测量Mhz以内的方波时较小。因为设计思路较为简单,笔者在这就不放出状态机的FSM了代码...原创 2022-04-10 23:35:49 · 480 阅读 · 0 评论