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ASIC
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Hacker Zhang
行胜于言
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FPGA设计之latch出现
背景 在数字电路中我们学习过触发器和锁存器,但是在写Verilog的时候很少使用latch(锁存器),这是为什么呢。触发器(FF)与锁存器(latch)对比基本定义 锁存器,是一种对脉冲电平敏感的存储单元电路。锁存器和寄存器都是基本存储单元,锁存器是电平触发的存储器,寄存器是边沿触发的存储器。两者的基本功能是一样的,都可以存储数据。产生场景 锁存器是组合逻辑产生的,而寄存器是在时序电路中使用,由时钟触发产生的。latch危害 latch 的主要危害是会产生毛刺(glitch),这种毛原创 2022-04-17 23:55:47 · 1073 阅读 · 0 评论 -
时钟分频引发的思考
最近写一个多路PWM驱动LED的驱动器,本以为会非常简单的,但是当设计到计数分频的时,才注意到一个平时没注意到的点。 当always@(posedge clk_50m or negedge rst),由于clk_50m是系统时钟,不建议将50m分出来所得到的时钟在用于其他always模块里面,这样会造成在约束阶段,对时钟的约束增加很多,如何STA和后端处理时造成很多不必要的困难,所以不管是在FPGA还是ASIC设计中,都不建议使用分出的时钟做D触发器的原创 2022-03-04 21:21:31 · 397 阅读 · 0 评论 -
AISC/FPGA设计中 硬件UART波特率误差计算
ASIC设计中UART波特率误差计算背景误差来源计算最大误差允许值-简洁版计算最大误差允许值-完整版背景误差来源计算最大误差允许值-简洁版计算最大误差允许值-完整版总结与疑惑背景误差来源计算最大误差允许值-简洁版计算最大误差允许值-完整版背景 本篇文章不涉及任何Verilog代码,仅仅只是对UART通信过程中产生的误差进行分析 最近在写UART的Verilog的时候,因为没涉及同步通信和兼容各种其他协议所以很快就写完了。但是在做验证的时候遇到疑惑了,记录一些碰到的疑惑与大家分享。误差来源原创 2022-01-13 23:02:23 · 3801 阅读 · 0 评论