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RSS订阅原创 UltraScale系列底层结构（1）——引言
Xilinx® UltraScale™ 架构是一种革命性的方法，用于创建可编程设备，这些设备能够满足下一代应用程序的巨大 I/O 和内存带宽需求，同时有效地路由和处理带入芯片的数据。基于 UltraScale 架构的设备通过行业领先的技术创新，满足广泛的高带宽、高利用率系统需求。这些设备共享许多构建块，以提供跨产品范围的优化可扩展性，以及众多新的功耗降低特性，以实现低总功耗。
2024-04-01 16:38:46
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原创 Vivado使用（6）——增量综合（ Incremental Synthesis）
增量综合（Incremental Synthesis）是一种在 FPGA 设计过程中应用的综合方法，它允许设计者对设计的一部分进行修改和重新综合，而不需要重新综合整个设计。这种方法可以显著减少综合时间，特别是在进行小的修改或迭代开发时。
2024-04-01 14:55:23
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原创 Vivado使用（5）——使用块综合策略（Block Synthesis）
块级综合流程（BLOCK_SYNTH）使用了一种属性，让你可以在全设计的顶层之外的特定层次结构级别上使用某些全局设置和策略，这与自顶向下流程不同。这样，你可以在不影响整个设计的情况下，针对特定的模块或子系统应用优化策略，以达到更好的综合结果。
2024-03-31 22:08:02
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原创 Vivado使用（4）——第一类对象（First Class Objects）
Vivado 设计套件中的第一类对象是构建和管理 FPGA 设计的基础，包括设计对象（如 Cell、Net、Pin、Port）、设备对象（如 Site、Tile、Clock Region）和项目对象（如 Project、File）。这些对象提供了对设计的直接控制和查询能力，使得设计者能够有效地操作和优化他们的 FPGA 设计。通过 Vivado 提供的丰富的 Tcl 命令和 API，用户可以实现设计流程的自动化，提高效率和灵活性。
2024-03-30 21:34:59
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原创 Vivado使用（3）——综合属性
在 Vivado® 设计套件中，Vivado 综合能够识别和处理几种类型的属性。这些属性大多数情况下具有相同的语法和行为。这种能力允许设计者通过属性来指示综合工具如何处理特定的设计元素，如实例、信号或模块等。根据属性的不同，这些指示可能包括如何优化特定的逻辑、如何映射到特定的硬件资源，或者是如何为后续流程传递信息。
2024-03-30 15:16:40
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原创 Vivado使用（2）——综合运行与OOC
本文着重介绍了vivado中运行：run的创建和使用，介绍了Out-of-Context (OOC)的概念和使用
2024-03-28 22:04:19
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原创 Vivado使用（1）——综合的约束与策略
综合是将寄存器传输级（RTL）描述的设计转换成门级表示的过程。Xilinx® Vivado® 综合是以时序为驱动的，针对内存使用和性能进行了优化。本文主要介绍Vivado综合的约束与策略制定
2024-03-28 17:23:07
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原创 AXI4-Stream Interconnect IP核（1）——原理
AXI4-Stream Interconnect 是复杂片上系统（SoC）和现场可编程门阵列（FPGA）应用设计中的关键组件，它负责在系统内部不同模块之间路由数据流。AXI4-Stream协议是ARM引入的AMBA（高级微控制器总线架构）规范中的AXI（高级可扩展接口）家族的一部分。AXI4-Stream专为高速、单向数据传输而设计，用于主从组件间的数据传输，无需地址。
2024-03-27 17:11:26
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原创 FPGA时钟资源详解（4）——区域时钟资源
本文介绍了FPGA中的区域时钟，内容包含了I/O 时钟缓冲器，区域时钟缓冲器，多区域时钟缓冲器和水平时钟缓冲器
2024-03-25 20:57:50
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原创 FPGA时钟资源详解（3）——全局时钟资源
本文介绍了FPGA中的全局时钟概念，说明了时钟区域和全局时钟域的相关概念。主要介绍了FPGA中的全局时钟缓冲器BUFG和相关的原语
2024-03-25 15:53:28
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原创 FPGA时钟资源详解（2）——Clock-Capable Inputs
Clock-Capable(CC) input在现代 FPGA 设计中扮演着至关重要的角色。这些专用输入引脚允许高性能的时钟信号直接进入 FPGA，确保了时钟网络的精确性和稳定性。通过利用 CC 输入，设计师可以有效地管理 FPGA 内部的时钟分配，优化整个系统的性能。
2024-03-24 21:32:00
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原创 BRAM底层原理详细解释（1）
本文介绍了FPGA中的BRAM结构，详细说明了RAMB18E1，RAMB36E1两个原语，解释了为什么在一些情况下，18KB的BRAM配置后总资源数少于18KB，36KB的BRAM配置后总资源数少于36KB
2024-03-23 22:06:36
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原创 Openflow简单认识
OpenFlow是软件定义网络（SDN）中的一种关键通信协议，用于在SDN控制器和网络设备（如交换机和路由器）之间传递信息。它允许控制器动态地管理网络流量的路由，实现网络的灵活配置和优化。OpenFlow由斯坦福大学的Clean Slate项目首次提出，并由Open Networking Foundation（ONF）进行标准化和推广。
2024-03-17 14:59:48
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原创 虚拟交换机简单认识
虚拟交换机（Virtual Switch）是一种在软件中实现的网络交换设备，它在物理主机上模拟传统物理交换机的功能。虚拟交换机通常用于虚拟化环境中，允许虚拟机（VMs）之间以及虚拟机与外部网络之间的网络通信。这种技术是现代数据中心和云计算基础设施的关键组成部分，使网络资源的分配和管理变得更加灵活和高效。
2024-03-16 22:19:05
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原创 SDN网络简单认识（1）——概述
软件定义网络（Software Defined Networking，SDN）是一种网络架构理念，旨在使网络灵活和可编程，从而更好地支持动态和高度可扩展的计算环境。SDN通过抽象网络的控制层（决策层）和数据层（转发层），实现了网络控制功能的中心化，同时也提供了更加灵活的网络配置和管理方式。
2024-03-16 21:25:18
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原创 SDN网络简单认识（2）——南向接口
南向接口（Southbound APIs）是软件定义网络（SDN）中的一个关键组成部分，它们定义了SDN控制器与网络设备（如交换机和路由器）之间的通信协议。南向接口允许SDN控制器直接管理和配置数据平面设备，包括下发路由规则、修改流表项以及查询设备状态等操作。这些接口是实现网络控制和管理中心化的基础，使得网络可以以更灵活、动态的方式来适应不断变化的应用需求和流量模式。
2024-03-16 21:23:59
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原创 IP地址的划分
IP地址的划分基于IP地址的两个版本：IPv4和IPv6。每个版本采用不同的地址结构和划分方式。这里主要讲解IPv4的划分方式，因为它是目前最广泛使用的版本，同时也会简要提及IPv6。
2024-03-15 19:26:51
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原创 片上网络NoC（7）——流控制
流控制负责管理网络缓冲区和链路的分配。它决定何时为消息分配相应的缓冲区和链路资源，以及分配资源的粒度，另外还决定如何在许多消息之间共享这些网络资源。良好的流控制协议可以在不增大资源分配开销的同时，降低小负载情况下的信息传输延迟，并通过实现消息对缓冲区和链路的有效共享来提高网络吞吐量。借助流控制，我们可以确定数据包访问缓冲区（或完全跳过缓冲区访问）和在链路中传输的频率，进而确定网络的能量和功率消耗。实现流控制协议所需要考虑的复杂因素包括：路由器微体系结构的设计及在路由器之间传输资源信息所需的布线开销。
2024-02-16 16:16:52
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原创 片上网络NoC（6）——路由算法
本文介绍了片上网络的路由设计与实现，路由可以分成确定性路由（deterministic routing）、无关路由（oblivious routing）和自适应路由（adaptive routing）。实现方式可以大体上分成源路由实现、基于节点查找表的路由实现和组合电路实现。
2024-02-14 21:45:00
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原创 片上网络NoC（5）——非直连拓扑
本文介绍了片上网络中的非直连结构，分别介绍了crossbar，蝶形网络，clos网络和fat tree网络。
2024-02-14 16:07:41
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原创 片上网络NoC（4）——直连拓扑
本文介绍了片上网络拓扑中的直接形式，主要以ring、mesh和torus为例，对直连拓扑的各项指标进行了说明。
2024-02-13 21:58:12
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原创 片上网络NoC（3）——拓扑指标
片上网络的拓扑确定了网络中节点和通道之间的物理布局和连接。拓扑对网络的整体成本效率有相当重要的影响。拓扑决定了一条消息的跳数或经过的路由器个数，以及每跳经过的互连线的物理距离，因此会对网络延迟产生显著的影响。因为信息经过路由器和链路需要消耗能量，所以拓扑对跳数的影响会直接反映在网络的功耗方面。此外，拓扑决定了节点之间可用路径的总数，从而影响网络扩散流量及满足带宽需求的能力。本文中，我们介绍了片上网络的拓扑指标，这些指标可以分成与网络流量无关的指标和与网络流量有关的指标，这些指标给出了拓扑及其性能的直觉性描述
2024-02-13 20:48:14
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原创 片上网络NoC（1）——导论
当片上存在多个处理节点需要进行互连与数据交互时，最简单的方式是采用总线或crossbar结构进行连接，但是当节点很多的时候，总线会由于节点的竞争增大而迅速饱和，从而导致带宽受限，corssbar则会因为节点的增加占用较大的芯片面积，从而导致功耗增大。因此，片上网路的发展逐渐得到重视，片上网络的设计可以分解为各种构建模块：拓扑、路由、流控制、路由器微体系结构，以及链路结构。
2024-02-11 20:59:29
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原创 浅谈路由器交换结构
在最初的交换结构中，我们采用存储器实现交换结构，这样的方式特点是能够集中处理，但是吞吐率受限，原因在于CPU既要运行路由协议，又负责数据包的处理和转发，存在严重的处理瓶颈；为了进一步提高处理速度，我们把CPU的功能逐渐下放，让linecard有了更高的处理能力，由此诞生了第二第三代路由器；但是对于linecard来说，它并不必要完成路由的计算功能，我们希望的是更快的处理和转发速度，因此将linecard中通用的CPU优化成专用属性更强的ASIC，进一步优化交换网络结构，这才有了第四第五第六代路由器。
2024-02-11 16:09:38
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原创 浅谈交换原理（2）——交换单元
本文简单介绍了交换网络的构成，我们知道了交换单元是交换网络的基本组成部分，交换单元按照不同的分类方式可以划分成不同的类型，重点介绍了按照入出线之间是否共享单一通路可以分成空分交换单元和时分交换单元。
2024-02-06 14:45:03
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原创 FPGA时序分析和约束（15）——多周期路径
多周期路径为指定的路径提供了额外的宽松。在指定多周期路径时，我们应该注意：（1）不可预知的路径不能称为多周期路径（2）允许的额外时间量应该与预期的一致。如果路径受限于（即多周期规格允许信号达到更宽的范围）设计的路径，则元器件可能无法以所需的频率运行。 当我们通过多周期路径规格移动建立沿时，保持沿也会移动。我们需要检查保持沿是否需要恢复到初始位置。在大多数情况下，应该恢复。如果没有恢复保持沿，则设计可能在数据路径中有额外的缓冲器，以增加延迟来满足增加的保持要求。这将导致硅片面积和功耗的增
2024-02-05 14:54:16
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原创 ICMP协议
ICMP是 Internet Control Message Protocol 的缩写，即因特网控制消息协议。它是互联网协议族的核心协议之一，位于网络层。它用于 TCP/IP 网络中发送控制消息，提供可能发生在通信环境中的各种问题反馈，通过这些信息，使网络管理者可以对所发生的问题作出诊断，然后采取适当的措施解决问题。例如在判断网络是否连通的时候，我们大家使用最多的ping命令，traceroute ，这就是基于ICMP实现的。
2024-01-18 13:43:16
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原创 计算机网络——数据链路层（1）
本文简单介绍了数据链路层以及数据链路层可以提供的服务类型。又介绍了在局域网中，数据链路层可以细分成MAC子层和LLC子层
2024-01-17 15:27:27
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原创 运算电路（1）——加法器
本文介绍了运算电路中的加法器设计，包括半加器、全加器、串行进位加法器、超前进位加法器、曼彻斯特加法器、宽位加法器、进位旁路加法器和进位选择加法器
2024-01-13 20:53:06
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原创 仿真验证方法（3）——物理验证
对于数字IC验证这个部分，物理验证这篇文章是这个系列的最后一篇，本文介绍了物理验证的分类，并对其内容进行了简单展开。
2024-01-13 11:40:10
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原创 仿真验证方法（2）——静态验证
考虑到动态仿真用于百万门以上电路时所需时间极长，而且其功能覆盖率取决于所设计的输入激励向量，很难达到100%，因此静态时序分析和等效性检查这样的静态验证是必须的。本文着重介绍了静态时序分析、形式验证和等效性验证。
2024-01-12 21:49:07
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原创 仿真验证方法（1）——动态验证
在现代集成电路设计中，验证所占工作量超过70%。验证要求真实而完备，它决定了设计的成败与成本。本文主要介绍了什么是验证，为什么我们需要验证，芯片验证大体上可以分成动态验证、静态验证和物理验证，本文又着重介绍了动态验证的内容。
2024-01-12 21:01:25
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原创 RTL编码（1）——概述
同一逻辑，可以用不同的RTL描述来实现；同一RTL描述，可以用不同的门级电路来实现。这就为RTL级的逻辑优化和综合中的门级优化提供了空间。一个好的RTL编码比起一个差的RTL编码，最后综合出的速度、面积和功耗可能会有一倍甚至更大的差异。逻辑优化不能单依靠综合工具，RTL代码的编程质量对综合优化的程度以及综合后电路的时序、面积甚至布线难度都有重要影响（有人说决定了设计成功率的80%），因此设计者在RTL设计时必须对所编代码的可综合性以及对综合后电路性能甚至版图实现的影响有充分的预判，并采用相应的对策。
2024-01-11 22:02:41
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vivado与modelsim的版本匹配
2023-11-02
ug474 7 Series FPGAs Configurable Logic Block User Guide UG474
2023-08-02
matlab实现基于Pluto SDR的OFDM点对点通信系统
2023-08-01
数字中频收发信号流程（发送端+接收端matlab实现）
2023-08-01
空空如也
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