我的verilog编程记事本

最新推荐文章于 2024-06-04 09:49:19 发布
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文章标签： vscode verilog fpga/cpld
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一、verilog代码编程格式化

1、vscode 安装《扩展：FPGA Develop Support》

此插件设置>HDL › Formatter › Vlog › Default: Style 默认 kr

此插件设置>HDL › Formatter › Vlog › Default: Args  填写--indent-brackets --break-blocks

此时代码编辑窗口右键>格式化文档默认kr风格+类似python风格。（目前我偏向这个风格）

ps：这个格式设置使用的istyle 源码链接： github.com/thomasrussellmurphy/istyle-verilog-formatter   可以自己修改+编译，然后安装《扩展：verilog-formatter》进行使用

二、适合程序员的vscode编程字体设置

'DejaVu Sans Mono', Consolas, 'Courier New', monospace

atchboy
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