Iverilog源码分析 --- data type

在Verilog里面， 定义了不少的data type, 他们继承自ivl_type_s, 其继承关系如下：

scalar data type

string & real是比较简单的数据类型， 和C语言的类似， 无需多赘述。

netstruct_t

• union 是和struct一样的；
• packed分为packed 和unpacked struct 2种；
• member_t 代表其中的一个成员变量， 用一个vector<member_t> 代表所有的成员；

netenum_t

enum 是一种用户自定义的数据类型， 比如：
enum bit [0:2] {red, yellow, blue} primary_colors;

我们可以指定它的name, base_type, 以及每一个value的range，如上面的[0:2], 表示每一个value的值是3个字节的值， 每一个字节的类型是bit的；
enum 里面定义了一组key=value的数组， 比如这里的 red=3’b001, yellow=3’b010, blue=3’b011;

netarray_t

array是一组每一个元素都相同的数据结构， 它分为static array和dynamic array， 对于static array它分为un-packed array 和 packed array；
un-packed array是每一个元素是相对独立的， 也就是说， 每一个元素的数据是单独存储的， 没有相互的关联性；
packed array， 正如他的名字一样， 所有的元素都存储在一个vector里面， 每一个member占据整个vector的一部分， 通过array的index可以计算出他在vector里面的位置信息。

dynamic array 和queue， 这种类型的数据， 在某一个特定的时间， value的item个数是变化的， 类似是std::list 或者std::vector, 它里面的元素随着时间的变化， 里面的元素可能会经历增删改，不断的变化， 这里可以考虑将每一个元素定义成一个信号， 这样我们可以通过waveformDB， 记录每一个index对应的信号随着时间的变化信息。

netclass_t

class 和相关的object的定义， 后续。。。