Verilog基础-- gate & switch

最新推荐文章于 2024-05-07 23:15:25 发布
最新推荐文章于 2024-05-07 23:15:25 发布
阅读量1.6k 收藏 5
点赞数
分类专栏： Verilog
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/baijiwei/article/details/117397321
版权

在Verilog里面， 定义了如下几种gate/swich:

逻辑门

type特征说明
andN个输入， 一个输出输出多个输入的and操作结果
nandN个输入， 一个输出输出多个输入的and操作取反的结果
orN个输入， 一个输出输出多个输入的or操作结果
norN个输入， 一个输出输出多个输入的or操作取反的结果
xorN个输入， 一个输出输出多个输入的xor操作结果
xnorN个输入， 一个输出输出多个输入的xor操作取反的结果

在这里插入图片描述

缓冲门/非门

type特征说明example
buf一个输入， N个输出最后一个参数是输入buf b1_2out(OUT1,OUT2,IN);
not一个输入， N个输出最后一个参数是输入not (OUT1,IN);

在这里插入图片描述

三态门（带控制端的缓冲器/非门）

type特征example
bufif0第一个参数是输出， 第二个是输入， 第三个参数是控制bufif0 bf1 (outw, inw, controlw);
bufif1第一个参数是输出， 第二个是输入， 第三个参数是控制bufif1 bf2 (outw, inw, controlw);
notif0第一个参数是输出， 第二个是输入， 第三个参数是控制notif0 not1 (outw, inw, controlw);
notif1第一个参数是输出， 第二个是输入， 第三个参数是控制bufif1 not1 (outw, inw, controlw);

在这里插入图片描述

双向开关

type特征example
tran参数是输入输出双向的tran tr (inout1, inout2, …);
tranif0参数是输入输出双向的, 带有传输控制参数tranif0 tr0 (inout1, inout2, control);
tranif1参数是输入输出双向的, 带有传输控制参数tranif1 tr1 (inout1, inout2, control);
rtran参数是输入输出双向的rtran rtr (inout1, inout2, …);
rtranif0参数是输入输出双向的, 带有传输控制参数rtranif0 rtr0 (inout1, inout2, control);
rtranif1参数是输入输出双向的, 带有传输控制参数rtranif1 rtr1 (inout1, inout2, control);

MOS 开关

baijiwei
关注
  • 0
    点赞
  • 踩
  • 5
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
专栏目录
11.条件语句if，switch
FPGA/MATLAB学习教程/源码/项目合作开发
02-27 1589
FPGA教程目录 MATLAB教程目录 --------------------------------------------------------------------------------------- if 条件为 true 时执行语句，其基本语法如下： if 条件1 执行1 elseif 条件2 执行2 elseif 条件3 执行3 else 执行4 end 举例如下： clc; clear; close all; warning off...
（142）Verilog HDL：设计一个多门之Gates
m0_46498597的博客
07-23 150
FPGA（FieldProgrammableGateArray）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA设计不是简单的芯片研究，主要是利用FPGA的模式进行其他行业产品的设计。与ASIC不同，FPGA在通信行业的应用比较广泛。1、希望阅读笔者的博客可以对您有所帮助；2、希望读者可以快速学习VerilogHDL编程语言；。https。...
verilog学习——gate/switch modeling 门/开关建模
LXY241638的博客
04-20 1183
标准的verilog的原语，可能并不能容易的或并不足以表示复杂的逻辑。称为UDP的、或自定义的原语能够对组合逻辑或顺序逻辑建模。所有的UDP只有一个输出，可以是0、1、x。但不能是z，任何值为z的输入都将被视为x。1.verilog UDP符号Verilog自定义原语可以与module定义相同的级别，但不能在endmodule和module之间。可以有多个输入端口，但始终只有一个输出端口，双向端口无效。所有的端口信号都必须是标量，即必须是1位宽。
【学习笔记-FPGA】Verilog语言case语句与C语言switch case语句
nuizaihenmang的博客
06-05 6230
Verilog语言case语句与C语言switch case语句
verilog中的gates
weixin_43828944的博客
12-31 1466
深入了解verilog中的逻辑门
【Verilog-18】Gate门
Alfred的博客
01-14 2979
Verilog已有一些建立好的逻辑门和开关的模型。在所设计的模块中，可通过实例引用这些门与开关模型，从而对模块进行结构化的描述。 逻辑门： and (Output, Input, …) //与门 nand (Output, Input, …) //与非门 or (Output, Input, …) //或门 nor (Output, Input, …) //或非门 xor (Output, Input, …) //异或 xnor (Output, Input, …) //同或 缓冲器与非门: buf (Ou
Verilog 与门
luoganttcc的博客
05-09 2778
module and_gate(c,a,b); input a,b; output c; assign c = a & b; endmodule module always_block_example; reg clk; initial begin clk = 0; end always #10 clk = ~clk; endmodule
C_Verilog编程语言基础资料.rar
07-22
在电子设计自动化（EDA）领域，C语言和Verilog是两个至关重要的工具，尤其是在嵌入式系统和FPGA（Field-Programmable Gate Array）设计中。本资料集旨在介绍C语言的基础知识以及Verilog HDL（硬件描述语言）的基本...
switch.zip_VHDL/FPGA/Verilog_VHDL_
08-11
标题中的"switch.zip_VHDL/FPGA/Verilog_VHDL_"表明这是一个关于VHDL、FPGA（Field-Programmable Gate Array）和Verilog的项目，可能包含用于实现逻辑开关控制的代码实例。描述进一步确认了这一点，提到了"FPGA CPLD...
FPGA Prototyping By Verilog Examples codes代码
08-06
《FPGA Prototyping by Verilog Examples》是一本深入实践的书籍，主要针对FPGA（Field-Programmable Gate Array）设计者，通过丰富的Verilog代码示例，帮助读者理解和掌握FPGA原型设计的方法。这本书的核心内容是...
soc.zip_SOC_soc switch_单周期cpu
09-14
- **FPGA（Field-Programmable Gate Array）**：一种可编程逻辑器件，常用于硬件原型验证和快速原型设计，你可以通过FPGA将设计的电路进行仿真和测试。 - **时序逻辑和组合逻辑**：理解这两种逻辑是硬件设计的基础，...
netfpga switch
05-25
8. **NCS_project**：这个文件很可能是NetFPGA Switch项目的工程文件，包含了整个项目的源代码、配置文件、测试向量等。深入研究这个项目，可以了解具体的实现细节，包括硬件设计、软件驱动以及系统集成。 通过研究...
Verilog基本语法——原语篇（Gate门）
热门推荐
用心记录每天的学习，提升自己，虽然有的很基础但真的很重要！
02-20 1万+
Verilog中已有一些建立好的逻辑门和开关的模型。在所涉及的模块中，可通过实例引用这些门与开关模型，从而对模块进行结构化的描述。 逻辑门: and (output,input,…) nand (output,input,…) or (output,input,…) nor (output,input,…) xor (output,input,…) xnor (output,input,…) 缓冲...
【Verilog练习】关键字和语句（一）
最新发布
m0_72830492的博客
05-07 900
语句在Verilog中用于描述组合逻辑电路的行为，它指定了每个线网或寄存器的值是如何从输入信号计算得出的。是一种变量类型，用于表示信号线（也称为连线），用于连接不同的电路元件，如门、寄存器和模块之间的信号传输。它主要用于组合逻辑电路，其中信号的值是通过组合逻辑直接从输入信号计算得出的，而不是通过时钟触发的行为。语句通常用于在时序逻辑中根据特定条件执行不同的行为，例如根据状态转换的条件执行不同的状态更新操作。语句在Verilog中常用于状态机的状态进行判断，根据不同的状态执行相应的操作。
关于switch语句的理解详例
大白的博客
05-03 707
public class untitled1 { public static void main(String[] args){ //write your own codes int x=1,a=0,b=0; switch (x){ case 0:a++; break; ...
第一章 Verilog基础知识
weixin_46107502的博客
09-20 268
1、Verilog HDL优点： 语法简单，可综合性与系统仿真性能强，支持模拟电路描述，代码与工艺无关，重用性高，有大量IP核可供使用。 2、verilog HDL模块级别：系统级（system）、算法级（algorithm）、寄存器传输级（RTL）、门级（gate）、开关级（switch）。 3、软核、固核与硬核： 软核(Soft Core)：把功能经验证的、可综合的、实现后电路结构总门数在5000门以上的Verilog HDL模型； 固核(firm core)：在现场可编程门阵列（FPGA）上实现的、经
verilog -- case、casez、casex
autumn20080101的专栏
06-15 4795
verilog -- case、casez、casex 在case语句中，敏感表达式与各项值之间的比较，是一种全等比较。 casez与casex语句是case语句的两种变体，三者的表示形式中唯一的区别是三个关键词case、casez、casex的不同。 在casez语句中，如果分支表达式某些位的值为高阻z，那么对这些位的比较就会忽略，不予考虑，而只关注其他位的比较
第一章 Verilog的基础知识
达哥的牛仔裤的博客
06-02 519
硬件描述语言(HDL)是一种用形式化方法来描述数字电路和系统的语言。数字电路系统的设计者利用这种语言可以从上层到下层(从抽象到具体)逐层描述自己的设计思想，用一系列分层次的模块来表示极其复杂的数字系统。然后利用电子设计自动化(以下简称为EDA)工具逐层进行仿真验证，再把其中需要变为具体物理电路的模块组合经由自动综合工具转换到门级电路网表。接下去再用专用集成电路（ASIC）或现场可编程门阵列（FPGA）自动布局布线工具把网表转换为具体电路布线结构的实现。在制成物理器件之前，还可以用Verilog的门级模型（原
Verilog-HDL硬件描述语言基础
07-31
Verilog-HDL硬件描述语言基础,包含了Verilog HDL 语言基础知识，适合初学者参考。

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值