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RSS订阅原创 基于 Verilog HDL偶数分频和奇数
Verilog HDL学习笔记六FPGA开发板上的晶振频率都是固定值，只能产生固定频率的时钟信号，但是实际工程中需要各种不同频率的信号，这时就需要对晶振产生的频率进行分频。比如 FPGA开发板上的晶振频率为50MHz，若想要得到1MHz的方波信号，那么就需要对晶振产生的信号进行50分频；若要实现秒计数，则需对50MHz频率进行50000000分频，形成1MHz的脉冲。1.偶数分频偶数分频器的...
2020-04-01 15:30:41
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原创 8位扭环计数器（Verilog HDL）
Verilog HDL学习笔记五扭环计数器又叫约翰逊（Johnson）计数器，用n位触发器来表示2n个状态的计数器，若以四位二进制计数器为例,它可表示16个状态。但由于8421码每组代码之间可能有二位或二位以上的二进制代码发生改变，这在计数器中特别是异步计数器中就有可能产生错误的译码信号,从而造成永久性的错误。而约翰逊计数器的状态表中,相邻两组代码只可能有一位二进制代码不同，故在计数过程中不会产...
2019-01-22 13:15:36
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原创 用Verilog HDL语言实现一个4位的ALU
Verilog HDL学习笔记四编写一个4位的ALU，实现8种逻辑运算功能在设计ALU的代码之前，首先应学会任务task和函数function，利用任务和函数可以把一个很大的程序模块分解成许多较小的任务和函数便于理解和调试。task和function的相同点和不同点：相同点：任务和函数必须在module内调用在任务和函数中不能声明wire，所有输入/输出都是局部寄存器任务和函数只能...
2019-01-22 12:37:03
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原创 序列检测器（三段式状态机）
Verilog HDL 学习笔记三基于状态机的序列检测器检测序列11001，其状态转移图如下所示：三段式：在两个always模块描述方法基础上，使用三个always模块，一个always模块采用同步时序描述状态转移，一个always采用组合逻辑判断状态转移条件，描述状态转移规律，另一个always模块描述状态输出(可以用组合电路输出，也可以时序电路输出)。设计代码：module seq...
2019-01-21 20:28:21
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原创 四选一数据选择器
Verilog HDL学习笔记二四选一数据选择器真值表：控制端S1S0输出OUT00in001in110in211in3设计代码：module mux4_to_1(out,in0,in1,in2,in3,s1,s0); input [1:0]in0,in1,in2,in3; input s1,s0; output reg [1:0]...
2019-01-21 18:57:55
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原创 3-8译码器（case语句）
3-8译码器（case语句）设计代码：module decoder3_8(in,out);input [2:0]in;output reg [7:0]out;always @(*)begincase(in)3’b000: out=8’b00000001;3’b001: out=8’b00000010;3’b010: out=8’b00000100;3’b011: out...
2019-01-21 18:33:26
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