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硬件编程
文章平均质量分 61
少年李富贵
这个作者很懒,什么都没留下…
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实验六 基于有限状态机的序列检测、按键消抖
6.1实验目的掌握有限状态机的设计。实现并仿真:1)基于mealy状态机进行序列“1101”的检测;2)基于moore或mealy状态机的按键消抖电路设计。6.2实验内容(1)基于mealy状态机进行序列“1101”的检测;(2)基于moore或mealy状态机的按键消抖电路设计。(3)按照本模版撰写实验报告,版面排版要求及评分标准:6.3基于mealy状态机进行序列“1101”的检测(1)设计代码`timescale 1ns / 1psmodule Seq_det_mealy(Clk原创 2022-01-20 13:44:30 · 418 阅读 · 0 评论 -
实验五 数码管扫描显示电路
5.1实验目的熟练掌握时序逻辑电路的设计。掌握计数器,数码管扫描显示电路以及秒表的原理。实现并仿真:1)数码管扫描显示电路;2)秒表电路。5.2实验内容(1)按照要求的解决方案,将四个输入在4个共阴极数码管上利用数码管扫描显示电路显示出来。要求:使用多个module实现;主模块中的代码最大化的进行精简,只用来实现各模块 间的信号传输,以及子模块的实例化;计数器模块要使用不定位宽代码设计;输入输出要考虑到小数点信号;带复位信号,当复位信号为低电平时,四个数码管显示为0._0._0原创 2022-01-20 13:39:53 · 4491 阅读 · 0 评论 -
实验四 数码管显示设计与仿真
4.1实验目的熟练掌握组合逻辑电路的设计。掌握不定位宽乘法器以及7段数码管(不带小数点)显示原理。实现并仿真:1)4位乘法器及数码管显示;4.2实验内容(1)设计4位乘法器,并将被乘数,乘数,乘积,在4个共阴极数码管上显示出来。要求:乘法器使用不定位宽代码设计;不考虑小数点显示;带复位信号,当复位信号为高电平时,2个数码管输出显示为0_0;使用16进制在数码管中显示,如13显示D,104显示68;168显示A8;在一个仿真文件中仿真 1415,97,813,1213,59,615;仿真波原创 2022-01-20 13:30:59 · 2221 阅读 · 0 评论 -
实验三 组合逻辑电路设计
3.1实验目的熟练掌握组合逻辑电路的设计。掌握循环语句,常数(localparam),参数(parameter)的用法。熟练掌握利用RTL原理图反馈代码设计问题并优化。实现并仿真:1)带复位和使能信号的四裁判打分器;2)不固定位宽乘法器;3.2实验内容(1)基于for语句设计不固定位宽乘法器,仿真测试8999,1998799。要求:仿真波形中数字用十进制显示。要求在一个仿真文件下测试。测试课堂中提过的能否使用i++,以及实例化中.N(8)的写法可不可以直接用(8)。(2)基于while语句设原创 2022-01-20 13:18:53 · 879 阅读 · 0 评论 -
实验二 组合逻辑电路设计
2.1实验目的熟悉Vivado软件开发环境,学会设计组合逻辑电路。学会查看RTL原理图。实现并仿真:1)五输入优先编码器;2)带使能信号的2-4译码器;3)带使能信号的四裁判打分器。2.2实验内容(1)参照课件中的四输入优先编码器代码,改成五输入优先编码器,实现并仿真。真值表如下:(2)参照课件中的代码实现并仿真带使能信号的2-4译码器。(3)使用Verilog HDL设计带使能信号(en)的四裁判打分器并仿真。要求:使能信号(en)为1,才进行结果判断,否则结果为0。裁判3个以上给了1,原创 2022-01-20 13:10:21 · 2843 阅读 · 0 评论 -
实验一 Vivado环境熟悉与简单逻辑电路设计
1.1实验目的掌握FPGA编程入门知识,熟悉Vivado软件开发环境,实现简单逻辑电路设计及仿真。1.2实验内容(1)掌握Vivado软件开发环境的使用流程。(2)使用Verilog HDL设计3裁判打分器模块的代码并仿真,分别使用assign和always两种表达式实现。要求:2个裁判以上给了1,结果才为1。(3)使用Verilog HDL设计4裁判打分器模块的代码并仿真,使用always一种表达式实现即可。要求:3个裁判以上给了1,结果才为1。(4)撰写实验报告,版面排版要求参照西农的本科毕原创 2022-01-20 13:02:02 · 2609 阅读 · 0 评论