FPGA高速采集设计方案

其实基于FPGA的高速信号采集几乎都是相同的设计原理。就是先ADC采样信号,将模拟信号转换为数字信号,然后交由FPGA。而此时的FPGA需要写3个IP模块:

IP核1、控制ADC自动高速转换的状态机。其作用是实现高速100M的信号采样,就是一个循环的时序控制,让ADC转换一次完成之后由FPGA读出数据并将数据交由第二个IP核(FIFO缓存控制IP),然后立刻读取第二次数据。但是需要注意ADC芯片的选择,器转换速率必须要高于100MHZ。

IP核2、FIFO缓存控制核:如果说想要实现采集数据的高可靠性和稳定性的话,FIFO一般来说是必须存在的。FIFO的IP核用来判断ADC一次采样是否结束,如果结束,将数据存在FIFO的缓存区1。然后在第二次采样的时候让IP核3将缓存区1的数据读走然后清空缓存区1的数据,并同时将第二次读到的采样数据存进缓存区2,然后又将第二次读的数据让IP核3从缓存区2读走,同时ADC采样并存数据到缓存区1。(也就是说,FIFO分为两个缓存区,总是一个用来存储ADC转换后的数据,另一个用来让后面的功能模块读出上一次采样到的数据。两个是同时的。缓存区1和缓存区2交替工作。)

IP核3:处理数字信号的功能模块。你说到了你的任务是ADC转换这一块,所以IP核3你只需要交替读出FIFO两个缓存区的数据就OK。

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