FPGA布局布线

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用户的设计首先转化成RTL级，然后再MAP到FPGA的资源，比如LUT，DFF或者DSP等资源里去。这些MAP好的FPGA资源用实际芯片里的哪个物理资源（哪一行哪一列的哪个slice)来实现就是place了，place完成后就要根据他们之间的逻辑关系来连线，用什么布线资源来连，就是ROUTE。
这里面有非常复杂的优先级算法关系，还要求速度快，节省资源，延时小。

布局布线过程当然是自动的，所谓的约束是人为给它一些控制（约束）。比如你希望某些资源放在什么位置。某个时钟走哪个PLL，某个信号走哪个管脚等等。
用户的约束其实是要基于对器件的了解程度的。FPGA在PCB板上的放置跟将来你信号的走向也有关系的，输入信号从板的什么位置过来，哪里进FPGA，在FPGA里面如何处理，从哪边输出，再出PCB，都有关系。人为的让信号在板上跑来跑去就是延时的增加。理论上讲用户是可以随意分配管脚，但是对一个专业的工程师，这个随意是有原则的，那就是以减少信号延时为宗旨。