verilog描述一个一百进制计数器(两位数码管显示)
FPGA可以实现多种多样的时序电路,用Verilog语言可以描述任意进制的计数器。本文描述了一个一百进制的计数器,由两个十进制计数器级联而成。每个十进制计数器可以送显至一位数码管。先例化一个十进制计数器:module counter10(rst_n,clkin,t,up_down,D,c); input rst_n,clkin,t,up_down;output [3:0]D;//输...
原创
2019-06-02 23:57:47 ·
15581 阅读 ·
1 评论