HD6408编码过程

编码器需要一个两倍数据速率的时钟信号应用SCI管脚，ECLK是提供的时钟250KHz， DBS管脚是ECLK的6分频，250KHz/6=41.667KHz，输入到SCI管脚，数据数率就为SCI/2=20.833KHz

当EE为高时，ESC为下降沿时，解码时钟开始；EE由FPGA提供

这个周期将会持续1个字长度或者20个ESC时钟周期。在ESC下一个下降沿，SS为高电平时，产生的命令同步信号，SS为低电平时，产生该字的数据同步信号。

当解码器准好接收数据时，SD将输出高电平，并持续16个时钟周期，在这16个时钟周期，数据将在ESC下降沿时被转换
在同步命令之后，曼切斯特2解码数据将从BOO/和BZO/处输出，且还会加上一个奇偶校验位

如果EE持续保持高电平，则连续的字将被编码而没有帧间间隙。
EE必须在时间（5）前变低，如图所示防止一个连续的字被编码

在任意时间，将OI/管脚置为低电平将强制把双极性输出变为一个高电平状态但是不会在其他方面影响编码器

要终止编码器的传输，必须再MR上有一个正脉冲，在这个正脉冲时或者之后，SCI的上升沿时，将清除内部计数器，初始化编码，重新开始一个新的字的编码
SDI为输入，从FPGA输入；BOO/和BZO/为输出，从曼码编码器输出