【Lattice】lvdstx ip的eclk一定要大于等于理论计算值

Ethan_WC

于 2022-02-22 11:46:33 发布

阅读量1.6k

点赞数 1

分类专栏： FPGA经验、总结以及debug记录文章标签：单片机 stm32 fpga lvds

本文链接：https://blog.csdn.net/qq_41186941/article/details/123064774

版权

FPGA经验、总结以及debug记录专栏收录该内容

16 篇文章 5 订阅

订阅专栏

博客讲述了在Lattice ECP5平台上遇到的LVDS屏显示故障，即上电后下载时常出现黑屏。问题根源在于eclk时钟频率低于理论计算值166.25MHz，导致无法正常显示。通过调整eclk至189MHz以上，屏幕成功点亮。结论是eclk必须大于等于理论计算值以确保正常工作。添加vsync和hsync信号后，屏幕显示稳定。

摘要由CSDN通过智能技术生成

Lattice lvdstx ip的eclk一定要大于等于理论计算值

(2019-04-02-19:23)
<涉及项目:Video_Switch_xxxx>
平台: lattice ecp5

现象：
Lvds_屏输出，
每次上电后下载的时候闪一下colorbar，接着就一直黑屏，然后每次下载都没反应。
非得重新上电后再下载colorbar才会闪一下，接着一直黑屏。

============================
最终发现问题：
是eclk,这里的eclk理论值是47.5*3.5=166.25Mhz，PLL实际出的是162Mhz。 --> 上述现象。
换成189Mhz以上都可以点亮。因为是27Mhz pll倍频162上边就是189Mhz. --> OK。

= > 初步推测 ：这个eclk一定要大于等于166.25Mhz,如果生成的时钟小于eclk,那么就再大一点，取最接近eclk的那个大的时钟
= > 解决方法：eclk一定要大于等于理论计算值
向boss找了个lvds 1024*600的屏幕 –》接上去可以正常显示colorbar，
然后想到是不是这里的vsync和hysnc要写上去，加上去后可正常显示，一开始以为是vsync,hync没加上去的原因，后来吃完饭后我来试了几下，发现没加vsync，hs也可以点亮，但是时钟小于eclk理想计算出来的值就点不亮（每次上电烧录闪一下就黑屏了）。