PLL IP核介绍

PLL（phase locked loop）即锁相环，是最常用的IP核之一，可以对输入到FPGA的时钟信号进行任意分频、倍频、相位调整、占空比调整，从而输出一个期望时钟。

其基本工作原理图如图所示

整个系统是一个反馈系统，输入到系统的ref_clk，FD/PD为鉴频鉴相器，FD鉴频，PD鉴相，鉴频鉴相器的功能是比较系统时钟和反馈回来的时钟的差异，若是两个时钟频率相同，则鉴频鉴相器输出为0，若ref_clk>反馈时钟，则会输出一个变大的值。

LF是环路滤波器，控制噪声带宽，滤掉高频噪声，使波形更加平滑，同时根据鉴频鉴相器传递而来的信号输出一个电压信号；

VCO为压控振荡器，它有一个特点，就是输入到压控振荡器的电压越高，它输出的频率也就越高。

注：整个系统会在最后达到稳定，若pll_out<ref_clk，则鉴频鉴相器会输出一个放大的信号，随之pll_out增大，直到pll_out=ref_clk.

1. PLL的倍频工作原理