最近事儿真多，搞的东西也杂，但是还是要做啊。。
本次的使用FPGA进行fsk的调制和解调电路设计。
构建的四个实体分别是DIV分频器，signal基带信号发生器，fskmod调制器，fskdemod解调器。
四个实体构成的一整个模块，有两个输入，一个是时钟信号clk，一个是启动信号start；有一个输出，调制后的信号即基带信号y。
虽然有论文参照和一份quatus的基本使用手册，但还是遇到了非常之多的bug。
bug1：创建工程后，发现构造的四个实体并不属于工程，无法整合成一个模块
或者这个问题也可以表述为，如何在一个工程下包含四个实体，好像（也许是好像，错误认识）不能共存
solve1：要建立一个bdf文件，将四个实体的模块进行接口之间的连线，注意连线和结点（容易出现结点混乱的情况），ps布线当
然还是要尽量美观啦。。。然后设置bdf文件为顶层实体进行编译，这样就解决了
point1：在黏贴word中的部分代码进行重写时，也要注意某些注释在quatus编辑器内得重新注释，以免出现语法错误
point2：在某些代码填充的时候，或者说是仿写时，必须要注
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