笔记
时空默契_yxg
这个作者很懒,什么都没留下…
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FPGA调试问题记录(软件无线电)
输出的频率不是精确的,比如驱动时钟是204.8MHz需要产生1MHz的正弦波形时如果相位的精度是32位,则每个时钟的相位增量就是(1M/204.8M)*(2^32) = 20,971,520 是一个整数,dds产生的正弦波频率为1MHz。此时就需要将丢失0.48的相位补偿回来补偿的周期为0.48与1的最小公倍数25(0.48*25=1*12),也就是第25时钟时相位的增量21,474,8367+12 (21,474,836.48*25==21,474,836*24+21,474,836+12)。原创 2023-03-11 22:05:13 · 1868 阅读 · 0 评论 -
不同位宽 双口ram 输入输出 对应地址 地址对应 数据结构转换
不管是高位宽输入低位宽输出还是低位宽输入高位宽输出地址的映射结构都是一样的。例如:输入位宽位 32bit 输出位宽位 8bit向ram前四个地址输入:地址:输入00 : 0001020301 : 1011121310 : 2021222311 : 30313233则,读取时地址:输出0000:030001:020010:010011:000100:130101:12。。。不管是高位到低位还是低位到高位,都是低位宽合并为高位宽,低位宽的起始地址从高位宽起始地址中数据的低位原创 2021-06-16 18:00:05 · 3948 阅读 · 8 评论 -
vscode自定义代码片段编写,tab缩进,初始值,默认值官方指南
"process":{ "prefix": "gen",//触发关键字 "body": [ "--$1_gen$2", //$1 $2 按顺序标记 tab 跳转位置 "$1_gen : process( ${3:rst_n, clk_i} )", //${num:default} 包含初始值的标记 "begin", "\t$0", //$0为光标最后停留位置 "end process" ], "description": "process generate".原创 2021-02-24 12:41:13 · 1325 阅读 · 0 评论 -
FPGA 组合逻辑层次 运行频率时钟频率计算 流水线设计提高运行频率
上一个D 触发器的输出到下一个D 触发器的输入所经过的LUT 的个数就是组合逻辑的层次( Lut Levels )。Tlogic = 4 * Tlut // 4层的组合逻辑延时,Tlut为查找表延时业内对布线延时与逻辑延时的统计分析表明, 逻辑延时与布线延时的比值约为1:1 到1:2.由于我们所选用的芯片大量的已经进入0.18um 和0.13um 深亚微米的工艺,因此我们取逻辑延时与布线延时的比值为1:2. Troute = 2 * Tlogic // 最大延时 = D 触转载 2020-12-10 09:52:42 · 1790 阅读 · 1 评论