FPGA 组合逻辑层次 运行频率时钟频率计算 流水线设计提高运行频率

上一个D 触发器的输出到下一个D 触发器的输入所经过的LUT 的个数就是组合逻辑的层次（ Lut Levels ）。

Tlogic = 4 * Tlut  // 4层的组合逻辑延时，Tlut为查找表延时

业内对布线延时与逻辑延时的统计分析表明， 逻辑延时与布线延时的比值约为1:1 到1:2.由于我们所选用的芯片大量的已经进入0.18um 和0.13um 深亚微米的工艺，因此我们取逻辑延时与布线延时的比值为1:2.

Troute = 2 * Tlogic
       = 8 * Tlut

Xilinx各型号器件时间参数:

// 逻辑层次为 4 时的延迟：
// 最大延时 = D 触发器的建立时间 + D 触发器的输出延时 + 组合逻辑延时 + 布线延时
  Tmax = Tsu + Tco + Tlogic + Troute
       = Tsu + Tco + 3 * Tlogic
       = Tsu + Tco  + 12 * Tlut
// Stratix-7 系组合逻辑层次为 4 时的延迟大约为：
  Tmax = 0.011 + 0.202 + 12 * 0.527
       = 6.537 ns
// 最高频率
  Fmax = 1 / Tmax 
       = 153 MHz

可以看出组合逻辑的层次数量对时延的影响还是很大的。当然布线对延迟也非常大。

原文链接：https://blog.csdn.net/qq_40310273/article/details/106314799

较大的组合逻辑会造成很大的Tlogic。流水线设计就是将组合逻辑分割，并在各级间插入寄存器，并暂存中间数据的方法。

//大逻辑块：
r0 <= a + b + c;
//分割为两个小逻辑块：
rr <= a + b;
r0 <= rr + c;
//小逻辑块间通过寄存器 rr 连接

目的是将一个大操作分解成若干的小操作，每一步小操作的时间较小，所以能提高频率，各小操作能并行执行，能提高处理速度。

原文链接：https://blog.csdn.net/yc16032399/article/details/100833296