Bradji的博客

除法器思路都是一样的，都是根据下述这个图实现如果全用组合逻辑实现，那么时序肯定很差，另外一方面如果用时序逻辑实现就要考虑到实际使用时候出发的除数和被除数是流水进来的，所以结果上肯定是要一个周期输出一个数据。所以我的思路就很简单，就是加寄存器，一拍走一个，如果是N位的我这里用到了N+1个寄存器，当然还可缩减一个。我分别对除数被除数还有有效信号做了寄存器，然后一拍一拍往下传，用时序逻辑实现除法器移位后的判断，用组合逻辑实现移位操作。代码如下`timescale 1ns / 1ps//

目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元(IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FPGA中...