正与耳92-CSDN博客

原创【FPGA】AD9694调试注意事项

基于FPGA的AD9694设计及其注意事项，包括同步的设计注意事项

2024-10-12 17:14:49 1813 1

原创【ubuntu】脚本设置vivado中设置多线程编译

set_param general.maxThreads [number] （1 ≤ [number] ≤ 电脑处理器内核数，最大不一定是8）ubuntu下，必须是Vivado_init.tcl文件名，区分大小写，首字母必须大写！window下，必须是vivado_init.tcl文件名，可以不区分大小写;这个值也不一定设置成最大就是最好的，适当设置。

2024-11-23 10:35:48 542

原创【GVIM】ubuntu系统下GVIM的兼容性问题

gvim在ubuntu系统下的配置

2024-11-23 10:03:26 264

如果不用，会出现这种情况：自回环测试，数据收发ok.一旦和对方通信，对方接收的就是一堆乱码，因为GT链路发送数据不能是全1或全0，或者长时间的1或0.否则线路容易受到干扰，毕竟线速率10多G，用了加扰和解扰，就可以提高抗干扰能力。64B66B编码，数据输入是64bit，输出是66bit，所以这之间存在着2bit的带宽差，Gearbox 就是用来解决这种差异的，实现方式是：将66bit数据拿出来2bit先存入Gearbox，然后输出64bit.发送同步码或控制数据时，配置成2.2.4 加扰和解扰！

2024-11-21 18:57:57 1128 3

原创【电脑内存条】64G内存条性能优于80GB内存条

双32GB内存条跑分

2024-11-21 15:41:10 387

原创【FPGA】AD9653设计和调试总结

基于FPGA的AD9653设计，设计思路，注意事项

2024-10-12 11:08:23 3805 20

原创 [工具分享]分享一个ADI的网址_Virtual Eval Tool - BETA

ADI的设计工具网址

2024-10-10 16:13:54 335

原创【方法】用VIVADO将.DCP文件转成netlist.v

方法分享：DCP转成.V文件

2024-10-10 15:37:20 905 1

原创 [总结]AD9154设计注意事项

主要介绍AD9154的设计注意事项

2024-10-08 17:52:59 1512 8

原创【网络调试助手】ZYNQ的UDP丢包的问题

网上关于UDP丢包的原因有很多解决方案，基本上是改发送端的，比如检查发送端申请的字节位宽够不够，还有一些发送端配置之类的。我遇到的问题是：ZYNQ每次发送224MB数据，内部按照4KB分包发送，正常情况应该是收到57344包，但是我用网络调试助手的时候，经常丢包，丢包数量无规律。后来考虑到UDP协议是无连接的，不可靠传输，相当于写了57344封信，寄出去，就不管对方收没收到了。有没有可能是对方收到信就一封一封的读，导致邮箱满了，丢了。于是解决方法就是：勾上“接收数据不显示”！

2024-09-13 19:29:54 527 5

翻译分享官方提供的JESD204B故障排除技巧

JESD204B 常见故障排查

2024-05-06 15:56:43 480

原创 JESD204B协议中参数F和K的理解

FPGA/JESD204B/F/K

2024-04-05 09:41:18 1869 1

原创关于IDELAYE3不能延迟时钟的问题

本来在V7板子上，通过idelaye2+iserdese2组合实现了DCO自动移位功能，但是公司用了KU+的FPGA，没有idelaye2，而是idelay3，此时发现idelaye3+iserdese3组合不能延时时钟，原因IDELAYE3无法直接布线到全局时钟缓存，见手册《UG472》和《DS183》，很多资料也写了idelaye3不能延时时钟。这种方案，布线通过了，仿真也没有问题，但是实际上板子调试时，发现idelaye3并没有生效，不管idelaye3怎么移，iserdese3输出一直是FF。

2024-02-04 16:13:33 1203 10

原创方法总结【 [Labtools 27-3428] Ila core [hw_ila_1] clock has stopped. Unable to arm ILA core.】

[已解决] ila core stop的问题

2023-08-17 17:02:58 10226 4

JESD204B协议详解及其确定性延迟的应用：高速数据传输同步与优化

内容概要：本文详细介绍了JESD204B协议及其确定性延迟特性。JESD204B是一种高速串行接口协议，广泛应用于FPGA与ADC/DAC芯片之间的数据传输，支持高达12.5Gbps的传输速率。文章首先概述了JESD204B的核心概念，包括三种子类（子类0、1、2），并重点讲解了子类1的三层架构（传输层、链路层、物理层）。传输层负责数据映射，链路层处理同步对齐，物理层管理发送和接收。确定性延迟部分解释了如何通过链路层的初始通道对齐序列（ILAS）和接收缓冲延迟（RBD）来确保数据传输的一致性和可靠性。文中还提供了具体的参数配置示例和应用场景，帮助读者理解不同参数的作用及影响。适合人群：具备一定硬件设计基础，尤其是熟悉FPGA和ADC/DAC芯片的工程师和技术人员。使用场景及目标：①了解JESD204B协议的工作原理及其三种子类的特点；②掌握如何配置和优化JESD204B链路以实现确定性延迟，确保多器件样本同步；③学习链路建立过程中涉及的关键步骤和技术细节，如代码组同步（CGS）、初始通道对齐序列（ILAS）和8B/10B编码等。阅读建议：由于JESD204B协议较为复杂，建议读者在阅读时结合实际项目需求，重点关注与自己工作相关的部分，如数据映射、同步机制或延迟控制。同时，对于初次接触该协议的读者，可以从基础概念入手，逐步深入理解各层的具体实现方法和技术细节。

2020-02-08

亚稳态和跨时钟域的学习总结.pdf

首先，这是根据各个手册和资料，收集总结的内容，包含了FPGA工程师最基本的时序概念，亚稳态的相关知识，跨时钟域，格雷码其次，通过公式MTBF分析亚稳态，重要内容有代码然后，介绍同步电路，跨时钟域的4种方法，打两拍，FIFO，握手，标志位最后，介绍使用中，需要注意的条件提示：关于跨时钟域的4种方法，实际项目中很常见

2020-01-05