riscv-sodor踩坑记录

最新推荐文章于 2022-01-26 23:30:22 发布
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分类专栏： RISC-V
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本文链接：https://blog.csdn.net/bxdzyhx/article/details/118023655
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本文记录了在开发RISC-V Sodor过程中遇到的常见问题，包括使用IntelliJ IDEA与命令行编译的build.sbt配置差异，main函数参数影响，保持目录结构与Sodor一致的重要性，以及32位riscv-toolchain的安装注意事项。
摘要由CSDN通过智能技术生成

讲的不是很清楚，有不懂的可以直接在评论区问我，我有空就回答。

1.使用idea进行编程时和直接在命令行工具进行编译时build.sbt设置是不一样的

在命令行工具进行编译（在命令行直接make）时需要通过scalaSource in Compile这种语句指明哪些是Source file，不然make的时候它会找不到的。
在这里插入图片描述
在idea intellij运行时，采用这种方法
在这里插入图片描述
总之，我的build.sbt是这样的：


val chiselVersion = System.getProperty("chiselVersion", "latest.release")
val defaultVersions = Map("chisel3" -> "latest.release", "chisel-iotesters" -> "latest.release")

ThisBuild / scalaVersion     := "2.12.4"
ThisBuild / version          := "0.1.0"
ThisBuild / organization     := "ChengTianhang"

val Setting = Seq(

  name := "mysodor"
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学习笔记：chipyard - riscv-sodor
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07-09 429
- Some highlights "Sodor is a collection of 5 simple RV32MI cores designed for educational purpose. The Sodor core is wrapped in an tile during generation so it can be used as a component within the Rocket Chip SoC generator. The cores contain a small scra
riscv-sodor 学习笔记
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09-27 893
一、背景 近学习了riscv-sodor，是用Chisel写的，作为教程可谓是比较容易理解的了。对于代码解读的部分，有相关的博客已经给出了一些注解，可以帮助初学者学习和理解。 riscv-sodor-rv32_1stage(1)_a_weiming的博客-CSDN博客 riscv-sodor-rv32_1stage(2)_a_weiming的博客-CSDN博客 riscv-sodor-rv32_1stage(3)_a_weiming的博客-CSDN博客 riscv-sodor-rv32_1stag
riscv-sodor-rv32_1stage(1)
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06-05 2038
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02-05
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08-26 746
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RISCV开发历程-踩坑实录
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01-26 341
第一款使用的RISCV板子是sipeed推出的龙眼开发板，用的是配套的调试，图片如下 RVLINK第一次使用在vscode platformio中无法使用 首先安装他们提供的驱动包，最后安装zadig软件，配置过程如下： 在这里插入图片描述 在 platformio.ini配置成这样 便可下载成功 ...
riscv-sodor:risc-v isa的教育微体系结构
05-01
关于Sodor处理器系列注意：此已更新为可与 SoC Generator一起使用。 有关Sodor的旧的独立版本（已不再维护），请参见 。 图表： 更多文档： 下游开发： 此仓库已汇总在一起，以演示许多用编写的简单整数管道： 1级...
如何运行sodor的emulator1
08-03
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RISC-V相关的开源项目
05-01
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riscv-sodor-rv32_1stage(2)
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06-12 985
riscv-sodor-rv32_1stage(2) 接riscv-sodor-rv32_1stage(1)的内容，先放rv32_1stage的结构图： 下面进行说明的是dpath.scala： package Sodor { import chisel3._ import chisel3.util._ import Constants._ import Common._ import C...
RISC-V & rocket-chip目录
a_weiming的博客
11-28 7500
目录 大家好，为了使更多人认识和研究RISC-V与rocket-chip，我将分享我学习RISC-V和rocket-chip的资料。有部分是官方的开源资料，有部分是我个人对RISC-V和rocket-chip的研究。资源来源于网络和我自己的实验，若有侵权行为，请您联系我1300466447@qq.com。若有关于rocket-chip的问题与合作也可以联系我。 关于rocket-chip的项目，我...
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[Sodor]运行tracer.py文件出现 AttributeError: ‘module‘ object has no attribute ‘lru_cache‘
bxdzyhx的博客
06-16 262
发生原因： 跑riscv sodor模型时出现的问题 发现是因为ubuntu自带的python版本太低，需要安装python3.7 可参考下面的链接在ubuntu上安装高版本python： https://blog.csdn.net/weixin_43790276/article/details/89439643
基于RISC-V架构的开源处理器及SoC研究综述（二）
leishangwen的专栏
02-12 1万+
RISC-V是一种新的指令集架构，发布以来得到了大量关注，在描述了RISC-V的产生背景、基本设计的基础上，简单比较了其与现有的开源指令集架构、商业指令集架构的优劣，随后详细介绍了现有的采用RISC-V架构的开源处理器、开源SoC，并展望了RISC-V的未来发展。
riscv-sodor-rv32_1stage(3)
a_weiming的博客
06-17 771
riscv-sodor-rv32_1stage(3) 下面进行说明的是core.scala、tlie.scala & top.scala。这三个文件的主要作用是一层层调用，同时将调用的模块一一互连，最后生成顶层的模块，这类似于verilog的层次化结构，同时将例化的各模块一一互连。 //core.scala说明 package Sodor { import chisel3._ impor...
riscv-sodor-rv32_1stage(5)_rtl & simulation
a_weiming的博客
03-23 733
为了更直观学习riscv-sodor-rv32-1stage的代码，我直接用它们自带的仿真进行分析。 首先看得是riscv-sodor-rv32-1stage的整体框图： 然后看的是core层次的框图： 接下来我们以它们自带的memdian例子来说明riscv-sodor-rv32-1stage是如何运作的。先看下面的图： 我们先看黄色箭头，黄色箭头是什么意思呢？ 第一个黄色箭头指的是Sim...
哪里可以查找 sodor core 资源
最新发布
06-10
链接为：https://github.com/ucb-bar/riscv-sodor 此外，您还可以参考一些在线课程，如《自己动手写CPU》系列课程，其中就有使用Sodor Core进行教学的章节，这也是许多人学习使用Sodor Core的途径之一。
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