riscv标准指令集和扩展指令集对应的opcode、funct3、funct7等的值（I/M/A/F/D等等）

最新推荐文章于 2024-04-26 09:51:32 发布
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分类专栏： RISC-V 文章标签： risc-v
原文链接：https://github.com/jameslzhu/riscv-card/blob/master/riscv-card.pdf
版权

方法1 查阅别人做好的表格

RISCV-Card
可以去这个库里下载pdf。
在这里插入图片描述
在这里插入图片描述
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在这里插入图片描述
在这里插入图片描述

方法2 查阅riscv的github库

网上找了好久都没找到，后来才发现github的riscv-tools库中有所有指令的opcode……

Github链接：riscv-tools、riscv-opcode
在这里插入图片描述
我这里是从riscv-tools库中复制过来的。
怎么根据这个文件知道一个指令对应的opcode呢？
举个例子，假如我想知道32位add的opcode，从文件中找到add：

add     rd rs1 rs2 31..25=0  14..12=0 6..2=0x0C 1..0=3

由于add是R类型，因此对照开头的表格可知funct7=0，funct3=0，opcode低3位是0。

# format of a line in this file:
# <instruction name> <args> <opcode>
#
# <opcode> is given by specifying one or more range/value pairs:
# hi..lo=value or bit=value or arg=value (e.g. 6..2=0x45 10=1 rd=0)
#
# <args> is one of rd, rs1, rs2, rs3, imm20, imm12, imm12lo, imm12hi,
# shamtw, shamt, rm

beq     bimm12hi rs1 rs2 bimm12lo 14..12=0 6..2=0x18 1..0=3
bne     bimm12hi rs1 rs2 bimm12lo 14..12=1 6..2=0x18 1..0=3
blt     bimm12hi rs1 rs2 bimm12lo 14..12=4 6..2=0x18 1..0=3
bge     bimm12hi rs1 rs2 bimm12lo 14..12=5 6..2=0x18 1..0=3
bltu    bimm12hi rs1 rs2 bimm12lo 14..12=6 6..2=0x18 1..0=3
bgeu    bimm12hi rs1 rs2 bimm12lo 14..12=7 6..2=0x18 1..0=3

jalr    rd rs1 imm12              14..12=0 6..2=0x19 1..0=3

jal     rd jimm20                          6..2=0x1b 1..0=3

lui     rd imm20 6..2=0x0D 1..0=3
auipc   rd imm20 6..2=0x05 1..0=3

addi    rd rs1 imm12           14..12=0 6..2=0x04 1..0=3
slli    rd rs1 31..26=0  shamt 14..12=1 6..2=0x04 1..0=3
slti    rd rs1 imm12           14..12=2 6..2=0x04 1..0=3
sltiu   rd rs1 imm12           14..12=3 6..2=0x04 1..0=3
xori    rd rs1 imm12           14..12=4 6..2=0x04 1..0=3
srli    rd rs1 31..26=0  shamt 14..12=5 6..2=0x04 1..0=3
srai    rd rs1 31..26=16 shamt 14..12=5 6..2=0x04 1..0=3
ori     rd rs1 imm12           14..12=6 6..2=0x04 1..0=3
andi    rd rs1 imm12           14..12=7 6..2=0x04 1..0=3

add     rd rs1 rs2 31..25=0  14..12=0 6..2=0x0C 1..0=3
sub     rd rs1 rs2 31..25=32 14..12=0 6..2=0x0C 1..0=3
sll     rd rs1 rs2 31..25=0  14..12=1 6..2=0x0C 1..0=3
slt     rd rs1 rs2 31..25=0  14..12=2 6..2=0x0C 1..0=3
sltu    rd rs1 rs2 31..25=0  14..12=3 6..2=0x0C 1..0=3
xor     rd rs1 rs2 31..25=0  14..12=4 6..2=0x0C 1..0=3
srl     rd rs1 rs2 31..25=0  14..12=5 6..2=0x0C 1..0=3
sra     rd rs1 rs2 31..25=32 14..12=5 6..2=0x0C 1..0=3
or      rd rs1 rs2 31..25=0  14..12=6 6..2=0x0C 1..0=3
and     rd rs1 rs2 31..25=0  14..12=7 6..2=0x0C 1..0=3

addiw   rd rs1 imm12            14..12=0 6..2=0x06 1..0=3
slliw   rd rs1 31..25=0  shamtw 14..12=1 6..2=0x06 1..0=3
srliw   rd rs1 31..25=0  shamtw 14..12=5 6..2=0x06 1..0=3
sraiw   rd rs1 31..25=32 shamtw 14..12=5 6..2=0x06 1..0=3

addw    rd rs1 rs2 31..25=0  14..12=0 6..2=0x0E 1..0=3
subw    rd rs1 rs2 31..25=32 14..12=0 6..2=0x0E 1..0=3
sllw    rd rs1 rs2 31..25=0  14..12=1 6..2=0x0E 1..0=3
srlw    rd rs1 rs2 31..25=0  14..12=5 6..2=0x0E 1..0=3
sraw    rd rs1 rs2 31..25=32 14..12=5 6..2=0x0E 1..0=3

lb      rd rs1       imm12 14..12=0 6..2=0x00 1..0=3
lh      rd rs1       imm12 14..12=1 6..2=0x00 1..0=3
lw      rd rs1       imm12 14..12=2 6..2=0x00 1..0=3
ld      rd rs1       imm12 14..12=3 6..2=0x00 1..0=3
lbu     rd rs1       imm12 14..12=4 6..2=0x00 1..0=3
lhu     rd rs1       imm12 14..12=5 6..2=0x00 1..0=3
lwu     rd rs1       imm12 14..12=6 6..2=0x00 1..0=3

sb     imm12hi rs1 rs2 imm12lo 14..12=0 6..2=0x08 1..0=3
sh     imm12hi rs1 rs2 imm12lo 14..12=1 6..2=0x08 1..0=3
sw     imm12hi rs1 rs2 imm12lo 14..12=2 6..2=0x08 1..0=3
sd     imm12hi rs1 rs2 imm12lo 14..12=3 6..2=0x08 1..0=3

fence       31..28=ignore pred succ     19..15=ignore 14..12=0 11..7=ignore 6..2=0x03 1..0=3
fence.i     31..28=ignore 27..20=ignore 19..15=ignore 14..12=1 11..7=ignore 6..2=0x03 1..0=3

# RV32M
mul     rd rs1 rs2 31..25=1 14..12=0 6..2=0x0C 1..0=3
mulh    rd rs1 rs2 31..25=1 14..12=1 6..2=0x0C 1..0=3
mulhsu  rd rs1 rs2 31..25=1 14..12=2 6..2=0x0C 1..0=3
mulhu   rd rs1 rs2 31..25=1 14..12=3 6..2=0x0C 1..0=3
div     rd rs1 rs2 31..25=1 14..12=4 6..2=0x0C 1..0=3
divu    rd rs1 rs2 31..25=1 14..12=5 6..2=0x0C 1..0=3
rem     rd rs1 rs2 31..25=1 14..12=6 6..2=0x0C 1..0=3
remu    rd rs1 rs2 31..25=1 14..12=7 6..2=0x0C 1..0=3

# RV64M
mulw    rd rs1 rs2 31..25=1 14..12=0 6..2=0x0E 1..0=3
divw    rd rs1 rs2 31..25=1 14..12=4 6..2=0x0E 1..0=3
divuw   rd rs1 rs2 31..25=1 14..12=5 6..2=0x0E 1..0=3
remw    rd rs1 rs2 31..25=1 14..12=6 6..2=0x0E 1..0=3
remuw   rd rs1 rs2 31..25=1 14..12=7 6..2=0x0E 1..0=3

# RV32A
amoadd.w    rd rs1 rs2      aqrl 31..29=0 28..27=0 14..12=2 6..2=0x0B 1..0=3
amoxor.w    rd rs1 rs2      aqrl 31..29=1 28..27=0 14..12=2 6..2=0x0B 1..0=3
amoor.w     rd rs1 rs2      aqrl 31..29=2 28..27=0 14..12=2 6..2=0x0B 1..0=3
amoand.w    rd rs1 rs2      aqrl 31..29=3 28..27=0 14..12=2 6..2=0x0B 1..0=3
amomin.w    rd rs1 rs2      aqrl 31..29=4 28..27=0 14..12=2 6..2=0x0B 1..0=3
amomax.w    rd rs1 rs2      aqrl 31..29=5 28..27=0 14..12=2 6..2=0x0B 1..0=3
amominu.w   rd rs1 rs2      aqrl 31..29=6 28..27=0 14..12=2 6..2=0x0B 1..0=3
amomaxu.w   rd rs1 rs2      aqrl 31..29=7 28..27=0 14..12=2 6..2=0x0B 1..0=3
amoswap.w   rd rs1 rs2      aqrl 31..29=0 28..27=1 14..12=2 6..2=0x0B 1..0=3
lr.w        rd rs1 24..20=0 aqrl 31..29=0 28..27=2 14..12=2 6..2=0x0B 1..0=3
sc.w        rd rs1 rs2      aqrl 31..29=0 28..27=3 14..12=2 6..2=0x0B 1..0=3

# RV64A
amoadd.d    rd rs1 rs2      aqrl 31..29=0 28..27=0 14..12=3 6..2=0x0B 1..0=3
amoxor.d    rd rs1 rs2      aqrl 31..29=1 28..27=0 14..12=3 6..2=0x0B 1..0=3
amoor.d     rd rs1 rs2      aqrl 31..29=2 28..27=0 14..12=3 6..2=0x0B 1..0=3
amoand.d    rd rs1 rs2      aqrl 31..29=3 28..27=0 14..12=3 6..2=0x0B 1..0=3
amomin.d    rd rs1 rs2      aqrl 31..29=4 28..27=0 14..12=3 6..2=0x0B 1..0=3
amomax.d    rd rs1 rs2      aqrl 31..29=5 28..27=0 14..12=3 6..2=0x0B 1..0=3
amominu.d   rd rs1 rs2      aqrl 31..29=6 28..27=0 14..12=3 6..2=0x0B 1..0=3
amomaxu.d   rd rs1 rs2      aqrl 31..29=7 28..27=0 14..12=3 6..2=0x0B 1..0=3
amoswap.d   rd rs1 rs2      aqrl 31..29=0 28..27=1 14..12=3 6..2=0x0B 1..0=3
lr.d        rd rs1 24..20=0 aqrl 31..29=0 28..27=2 14..12=3 6..2=0x0B 1..0=3
sc.d        rd rs1 rs2      aqrl 31..29=0 28..27=3 14..12=3 6..2=0x0B 1..0=3

# SYSTEM
ecall     11..7=0 19..15=0 31..20=0x000 14..12=0 6..2=0x1C 1..0=3
ebreak    11..7=0 19..15=0 31..20=0x001 14..12=0 6..2=0x1C 1..0=3
uret      11..7=0 19..15=0 31..20=0x002 14..12=0 6..2=0x1C 1..0=3
sret      11..7=0 19..15=0 31..20=0x102 14..12=0 6..2=0x1C 1..0=3
mret      11..7=0 19..15=0 31..20=0x302 14..12=0 6..2=0x1C 1..0=3
dret      11..7=0 19..15=0 31..20=0x7b2 14..12=0 6..2=0x1C 1..0=3
sfence.vma 11..7=0 rs1 rs2 31..25=0x09  14..12=0 6..2=0x1C 1..0=3
wfi       11..7=0 19..15=0 31..20=0x105 14..12=0 6..2=0x1C 1..0=3
csrrw     rd      rs1      imm12        14..12=1 6..2=0x1C 1..0=3
csrrs     rd      rs1      imm12        14..12=2 6..2=0x1C 1..0=3
csrrc     rd      rs1      imm12        14..12=3 6..2=0x1C 1..0=3
csrrwi    rd      rs1      imm12        14..12=5 6..2=0x1C 1..0=3
csrrsi    rd      rs1      imm12        14..12=6 6..2=0x1C 1..0=3
csrrci    rd      rs1      imm12        14..12=7 6..2=0x1C 1..0=3

# F/D EXTENSIONS
fadd.s    rd rs1 rs2      31..27=0x00 rm       26..25=0 6..2=0x14 1..0=3
fsub.s    rd rs1 rs2      31..27=0x01 rm       26..25=0 6..2=0x14 1..0=3
fmul.s    rd rs1 rs2      31..27=0x02 rm       26..25=0 6..2=0x14 1..0=3
fdiv.s    rd rs1 rs2      31..27=0x03 rm       26..25=0 6..2=0x14 1..0=3
fsgnj.s   rd rs1 rs2      31..27=0x04 14..12=0 26..25=0 6..2=0x14 1..0=3
fsgnjn.s  rd rs1 rs2      31..27=0x04 14..12=1 26..25=0 6..2=0x14 1..0=3
fsgnjx.s  rd rs1 rs2      31..27=0x04 14..12=2 26..25=0 6..2=0x14 1..0=3
fmin.s    rd rs1 rs2      31..27=0x05 14..12=0 26..25=0 6..2=0x14 1..0=3
fmax.s    rd rs1 rs2      31..27=0x05 14..12=1 26..25=0 6..2=0x14 1..0=3
fsqrt.s   rd rs1 24..20=0 31..27=0x0B rm       26..25=0 6..2=0x14 1..0=3

fadd.d    rd rs1 rs2      31..27=0x00 rm       26..25=1 6..2=0x14 1..0=3
fsub.d    rd rs1 rs2      31..27=0x01 rm       26..25=1 6..2=0x14 1..0=3
fmul.d    rd rs1 rs2      31..27=0x02 rm       26..25=1 6..2=0x14 1..0=3
fdiv.d    rd rs1 rs2      31..27=0x03 rm       26..25=1 6..2=0x14 1..0=3
fsgnj.d   rd rs1 rs2      31..27=0x04 14..12=0 26..25=1 6..2=0x14 1..0=3
fsgnjn.d  rd rs1 rs2      31..27=0x04 14..12=1 26..25=1 6..2=0x14 1..0=3
fsgnjx.d  rd rs1 rs2      31..27=0x04 14..12=2 26..25=1 6..2=0x14 1..0=3
fmin.d    rd rs1 rs2      31..27=0x05 14..12=0 26..25=1 6..2=0x14 1..0=3
fmax.d    rd rs1 rs2      31..27=0x05 14..12=1 26..25=1 6..2=0x14 1..0=3
fcvt.s.d  rd rs1 24..20=1 31..27=0x08 rm       26..25=0 6..2=0x14 1..0=3
fcvt.d.s  rd rs1 24..20=0 31..27=0x08 rm       26..25=1 6..2=0x14 1..0=3
fsqrt.d   rd rs1 24..20=0 31..27=0x0B rm       26..25=1 6..2=0x14 1..0=3

fadd.q    rd rs1 rs2      31..27=0x00 rm       26..25=3 6..2=0x14 1..0=3
fsub.q    rd rs1 rs2      31..27=0x01 rm       26..25=3 6..2=0x14 1..0=3
fmul.q    rd rs1 rs2      31..27=0x02 rm       26..25=3 6..2=0x14 1..0=3
fdiv.q    rd rs1 rs2      31..27=0x03 rm       26..25=3 6..2=0x14 1..0=3
fsgnj.q   rd rs1 rs2      31..27=0x04 14..12=0 26..25=3 6..2=0x14 1..0=3
fsgnjn.q  rd rs1 rs2      31..27=0x04 14..12=1 26..25=3 6..2=0x14 1..0=3
fsgnjx.q  rd rs1 rs2      31..27=0x04 14..12=2 26..25=3 6..2=0x14 1..0=3
fmin.q    rd rs1 rs2      31..27=0x05 14..12=0 26..25=3 6..2=0x14 1..0=3
fmax.q    rd rs1 rs2      31..27=0x05 14..12=1 26..25=3 6..2=0x14 1..0=3
fcvt.s.q  rd rs1 24..20=3 31..27=0x08 rm       26..25=0 6..2=0x14 1..0=3
fcvt.q.s  rd rs1 24..20=0 31..27=0x08 rm       26..25=3 6..2=0x14 1..0=3
fcvt.d.q  rd rs1 24..20=3 31..27=0x08 rm       26..25=1 6..2=0x14 1..0=3
fcvt.q.d  rd rs1 24..20=1 31..27=0x08 rm       26..25=3 6..2=0x14 1..0=3
fsqrt.q   rd rs1 24..20=0 31..27=0x0B rm       26..25=3 6..2=0x14 1..0=3

fle.s     rd rs1 rs2      31..27=0x14 14..12=0 26..25=0 6..2=0x14 1..0=3
flt.s     rd rs1 rs2      31..27=0x14 14..12=1 26..25=0 6..2=0x14 1..0=3
feq.s     rd rs1 rs2      31..27=0x14 14..12=2 26..25=0 6..2=0x14 1..0=3

fle.d     rd rs1 rs2      31..27=0x14 14..12=0 26..25=1 6..2=0x14 1..0=3
flt.d     rd rs1 rs2      31..27=0x14 14..12=1 26..25=1 6..2=0x14 1..0=3
feq.d     rd rs1 rs2      31..27=0x14 14..12=2 26..25=1 6..2=0x14 1..0=3

fle.q     rd rs1 rs2      31..27=0x14 14..12=0 26..25=3 6..2=0x14 1..0=3
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fld       rd rs1 imm12 14..12=3 6..2=0x01 1..0=3
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fmadd.q   rd rs1 rs2 rs3 rm 26..25=3 6..2=0x10 1..0=3
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fnmadd.q  rd rs1 rs2 rs3 rm 26..25=3 6..2=0x13 1..0=3
不想待在银河系
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专栏目录
RISC-V 指令格式和6种基本整数指令
m0_54866636的博客
08-02 9069
B-typed的指令操作由7位opcode和3位funct3决定，指令中具有两个源寄存器和一个12位的立即数，该立即数构成是指令的第32位是imm[12]、第7位是imm[11]、25到30是imm[105]、8到11位是imm[41]，同样的，在执行运算时需要把12位立即数扩展到32位，然后再进行运算。例如空操作、停机等指令。地址码的功能是不同于操作码的，地址码的主要功能是用来表明指令操作的对象，获得被操作对象的地址、操作数的存储地址以及寄存设备地址等。...
risc-v指令集详解
11-06
RISC-V指令集是开源指令集架构，具有高度可扩展性和灵活性。本篇文章将对RISC-V指令集进行详细的解释，从指令集的基本概念到指令格式的介绍。 Stored-Program Concept（存储程序概念） --------------------------...
RISC-V 压缩指令集手册 中文版
03-09
介绍了RISC-V体系结构中的压缩指令集，有很多有用的指令以供参考。中文版
RISC-V Card：探索开源处理器架构的新篇章
最新发布
gitblog_00023的博客
04-26 406
RISC-V Card：探索开源处理器架构的新篇章 项目地址:https://gitcode.com/jameslzhu/riscv-card RISC-V Card 是一个创新的、基于RISC-V指令集架构（ISA）的教育和实验平台。该项目旨在帮助开发者、学生和硬件爱好者轻松理解和实践现代处理器设计，提供了一个互动式的学习工具。 项目简介 RISC-V Card 是一款微控制器开发板，搭载了开源...
我们自己的芯片指令集架构——龙芯架构简介
Jiansong_Shen的博客
04-23 2150
CPU指令集架构是处理器硬件与软件之间的接口规范，它定义了一组基本指令，以及这些指令的操作格式、编码方式、寻址模式、寄存器组织、中断机制、异常处理等各个方面。ISA是计算机硬件设计的基础，决定了处理器能够理解和执行的指令类型及操作方式，是编写操作系统、编译器以及应用程序的基石。不同的ISA构成了不同类型的处理器，如x86、ARM、RISC-V、MIPS等。
和你一起从零开始写RISC-V处理器(1)
qq_40491102的博客
05-08 2997
通过verilog来搭建一个CPU的想法由来已久了，一方面是为了增加自己为数不多的项目经历，另一方面是真的想弄明白，CPU内部究竟到底是怎么运行的。 今天就正式开始了，此工程很大，更新进度取决于自身学习情况以及别的up主的更新进程；可能会很慢，也可能哪天夭折了；虽然路途很遥远，但是总要迈出第一步吧~能学多少是多少了哈哈。 本文首发于公众号：FPGA学习者，关注公众号，获取更多资料与内容。
计基2—RISCV指令集介绍与汇编
青玉白露的博客
08-28 4535
先来看一个问题，什么是指令集？或者说，什么是指令？我们都知道，CPU是基于晶体管、电阻、电容等基本元器件所实现的集成电路，那么实际上它是如何工作的呢？抽象成数字电路来看，当我们给CPU的一些指定端口传入**“有意义”的高低电平时，CPU内部的逻辑电路就会按照“事先设计的规则”进行运转，并在一些端口输出最终“计算的结果”**。用一幅图来描述这个过程：上图“有意义的高低电平”就是所谓的指令，而右侧的端口输出就是执行这一指令所得到的结果。...
RISC-V指令集
m0_47329175的博客
10-04 2万+
RV32I有32个通用寄存器，以及一个PC寄存器。其中有一个通过硬件设置的值恒为 0 的 x0 寄存器。
RISC-V ISA 学习笔记（3） 单精度浮点标准扩展 “F” v2.0
New_Horizon_的博客
06-10 7154
1. 浮点寄存器状态 F 扩展加入了32个32位宽度的浮点寄存器f0~f31和一个浮点控制/状态寄存器fcsr，它用来记录浮点操作模式和异常状态。 浮点寄存器的宽度用FLEN来描述，对于单精度单元来讲FLEN=32。浮点指令一般都是浮点寄存器中的我呢见进行操作，load和store 则在储存器和浮点寄存器之间传输数据。同时也有从整数寄存器中读写数据的指令。 虽然整数、浮点可以采用统一的寄存器文件...
Opcodes 说明
weixin_33991418的博客
11-15 1087
在 rocket-chip 中对 opcodes 进行定制化的过程主要是在 riscv-tools/riscv-opcodes 目录中： . ├── encoding.h --- 基础编码工具 ├── LICENSE ├── Makefile ...
RISC-V处理器核设计优化与扩展指令集实现（三）
RISCV_SDU的博客
08-29 683
RISC-V指令集提供了在32位和64位的基础指令集“I”，任何要实现RISC-V指令集的处理器必须实现这个基本的指令集，其它的指令集都是以扩展指令集的方式实现的。从Github下载riscv-gnu-toolchain开源代码后，首先要确定指令的格式，以及指令各个字段的值，然后根据指令的这些字段确定指令的编码值和掩码值。K扩展指令是RISC-V所定义的标量密码学扩展指令，支持对常见的加解密算法，包括SHA2-256、SHA2-512、AES以及国密算法SM3和SM4的加速。op字段表示操作类型；
MIPSsim（MIPS指令系统模拟器）.zip
05-14
1. **MIPS指令集**：MIPS指令集包含数据处理指令、跳转指令、控制流指令和内存访问指令等。数据处理指令如ADD、SUB、MUL、DIV等用于基本算术运算；跳转指令如J、BEQ、BNE等用于程序流程控制；控制流指令如JAL、JR...
Project1-源程序说明6
08-08
该项目是关于构建一个基于MIPS-Lite1指令集的处理器，该处理器采用多周期设计，包含多个核心模块，如寄存器文件（RF）、算术逻辑运算单元（ALU）、扩展单元（EXT）、数据存储器（DM）、指令存储器（IM）以及控制器...
mips汇编指令学习
05-29
它分为I型、II型、III型、IV型和V型，每种都有不同的指令集扩展。 2. MIPS指令分类： - 数据处理指令：包括算术运算（如加法、减法）、逻辑运算（如与、或、异或）、移位操作等。 - 控制转移指令：用于程序流程...
流水线MIPS的设计、mips指令译码器设计
06-22
MIPS（Microprocessor without Interlocked Pipeline Stages）是一种精简指令集计算机（RISC）架构，以其简洁高效的指令集和高性能而著称。在MIPS设计中，流水线技术被广泛应用于提升处理器的执行速度，通过将指令...
RISC-V（1）cpu基础
怠桑的博客
05-21 2308
1.1.RISCV CPU概述 RISC-V(读作“RISC-FIVE”)是基于精简指令集计算(RISC)原理建立的开放指令集架构(ISA)，V表示为第五代RISC(精简指令集计算机),表示此前已经四代RISC处理器原型芯片。由加州大学伯克利分校的David A. Patterson教授带领下完成。与大多数ISA相反，RISC-V ISA可以免费地用于所有希望的设备中，允许任何人设计、制造和销售RISC-V芯片和软件。它是第一个被设计成可以根据具体场景可以选择适合的指令集的指令集架构。基于RISC-V指令集
【【萌新的riscV的学习之关于risc指令集的学习使用总五】】
weixin_50965981的博客
09-16 242
总五太水了 我自己都没眼看
计算机系统基础（五）之RISC-V指令集
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qq_38915354的博客
04-14 4万+
正在整理中请稍后。。。。。。 提示：这里可以添加系列文章的所有文章的目录，目录需要自己手动添加 例如：第一章 Python 机器学习入门之pandas的使用 提示：写完文章后，目录可以自动生成，如何生成可参考右边的帮助文档 文章目录正在整理中请稍后。。。。。。前言一、pandas是什么？二、使用步骤1.引入库2.读入数据总结 前言 提示：这里可以添加本文要记录的大概内容： 例如：随着人工智能的不断发展，机器学习这门技术也越来越重要，很多人都开启了学习机器学习，本文就介绍了机器学习的基础内容。 提示：
RISC-V学习笔记（二）：RISC-V寄存器和指令系统
weixin_75067193的博客
09-27 1318
摆烂才是王道
使用verilog写一个可以实现riscv imcf指令集的译码器
03-28
抱歉，作为AI语言模型，我无法为您提供完整的 Verilog 代码实现。我可以为您提供一些基本的 Verilog 代码框架，但具体实现需要根据具体的处理器架构和指令集来编写。 以下是一个简单的 Verilog 代码框架，可以用来实现 RISC-V IMCF 指令集的译码器： ``` module riscv_decoder ( input [31:0] instruction, output [6:0] opcode, output [2:0] funct3, output [6:0] funct7, output [4:0] rd, output [4:0] rs1, output [4:0] rs2, output [5:0] imm, output [6:0] csr ); assign opcode = instruction[6:0]; assign funct3 = instruction[14:12]; assign funct7 = instruction[31:25]; assign rd = instruction[11:7]; assign rs1 = instruction[19:15]; assign rs2 = instruction[24:20]; assign imm = instruction[31:20]; assign csr = instruction[31:20]; endmodule ``` 这个简单的译码器将输入的指令划分为不同的字段：opcode、funct3、funct7、rd、rs1、rs2、imm 和 csr。这些字段可以用于后续的指令执行。 需要注意的是，这只是一个基本的 Verilog 代码框架，需要根据具体的指令集来进行修改和完善。同时，还需要根据具体的处理器架构来设计其它功能单元，如ALU、寄存器文件、存储器等。

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