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1原创 System Verilog 小白学习
非组合型（unpacked)数组初始化，通过’{}来对每一个维度进行赋值。如果枚举类型是四值逻辑数据类型，那么对应枚举值赋为X或Z也合法。也可类似结构体初始化，通过‘{}和default关键词完成。非组合型数组的数据成员或数组本身均可为其赋值。组合型数组（packed)
2023-02-18 15:53:40
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原创 《硬件架构的艺术》学习笔记
第二章 时钟和复位一、同步设计1、为什么避免使用行波计数器？行波计数器的形成方法是用一个触发器来驱动另一个触发器的时钟输入端，由于第一个触发器时钟到q的延迟而使第二个触发器的时钟输入产生偏移...
2022-03-19 12:56:03
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原创 《硬件架构的艺术》学习笔记
第一章 亚稳态的世界1、什么是亚稳态？亚稳态是由于违背了触发器的建立和保持时间而产生的一种有害状态。建立时间（Tsu）：在时钟沿到来之前，数据从不稳定到稳定所需的时间，如果建立时间不满足要求，那么数据将...
2022-03-19 00:03:45
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空空如也
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