《硬件架构的艺术》学习笔记

第二章 时钟和复位
一、同步设计

1、为什么避免使用行波计数器？
行波计数器的形成方法是用一个触发器来驱动另一个触发器的时钟输入端，由于第一个触发器时钟到q（输出）的延迟而使第二个触发器的时钟输入产生偏移，而且不能在每个时钟沿都激活，由于使用了更多的触发器，会使延迟累计增加。但能降低峰值功耗。
时钟偏移：时钟到达不同触发器的路径不同，时间不同

2、什么是门控时钟？为什么要避免？
时间线上存在门控单元。会导致时钟偏移，并引入尖峰脉冲作用于触发器。

3、双边沿或混合边沿时钟
两个触发器由两个相位相反的时钟信号控制。增加确定关键信号的难度，给同步复位和使用插入扫描链的测试方法带来麻烦。

二、推荐的设计技术
1、避免出现组合环路
组合环路建立了不含寄存器的直接反馈回路，违背同步设计原理。
解决办法：改变信号生成方式，消除信号间的依赖性，可以在组合环路中引入一个触发器或寄存器。

2、避免数字设计中的延迟链
延迟链：用两个或多个带有单扇入和单扇出的连续节点产生延迟时形成的。
问题：增加设计对操作环境的敏感性，降低设计可靠性，增加将设计移植到不同器件结构上的难度。
解决办法：采用同步技术取代异步技术
扇入扇出：一个模块调用其他模块的个数称为该模块的扇出。扇出越大，设计该模块时需要考虑的问题就越多，因而复杂性就越高。
一个模块被其他模块调用的个数称为该模块的扇入。扇入越大，说明该模块的复用性越好。

3、锁存器
锁存器是连通模式，在数据输入和输出之间存在直接通路，输入端的毛刺能传递到输出端。
如果一个变量未能在always