System Verilog 小白学习

组合型数组(packed)
定义结构体的存储方式:

typedef struct packed {
logic [7;0] crc;
logic[63:0] data;//如果没有packed,表示两个单独存放,添加表示是连续存放,结构体能节省空间、复制方便、易读取,可以与logic[71:0] rec2赋值
] data_word;
data_word [7:0] darray;//data_word为packed72位的数据--72*8=576个连续存放的logic
/
int  [1:0][2:0] arr  [3:0][4;0];///混合型数组,先看右边,右边从左到右,再看左边,从左到右  

数组初始化
组合型数组同向量初始化一致:

logic [3;0][7:0] a = 32'h0;
logic [3;0][7:0] b= {16'hz,16'h0};
logic [3;0][7:0] c = {16{2'b01}};

非组合型(unpacked)数组初始化,通过’{}来对每一个维度进行赋值

int d [0:1][0:3] =' { '{7,3,0,5},'{2,0,1,6} };

也可类似结构体初始化,通过‘{}和default关键词完成

int al [0:7][0:1023] = '{default:8'h55};

非组合型数组的数据成员或数组本身均可为其赋值

系统函数

$dimensions(array_name)用来返回数组的维度//带有$都表示系统函数
$left(array_name,dimension)返回指定维度最左索引值(msb)
$size(array_name,dimension)返回指定维度尺寸大小
$increment(array_name,dimension),如果指定维度的最左索引值大于或等于最右索引值,那么返回1,否则-1
$bits(expression)返回数组存储的比特数目

//
自定义类型
枚举类型

  1. 默认的枚举类型是int,即32位的二值逻辑数据类型。
  2. 为了能够更准确的描述硬件,SV允许指明枚举类型的数据类型,如:
    enum logic [1:0] {WAITE,LOAD,READY} state;
  3. 如果一个枚举类型数值被赋值,所赋的值必须符合其数据类型。
enum logic [2:0] {WAITE = 3‘b001,
                            LOAD  = 3'b010,
                            READY=3'b100} state;

如果枚举类型是四值逻辑数据类型,那么对应枚举值赋为X或Z也合法

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