在Verilog语语言描述前,我推荐的做法是:绘制 模块框图+模块连接图+整体时序图;
绘制模块方框图的好处是:审题之后有了思路,将整体划分为几组模块,各组模块各司其职;
绘制模块连接图的好处是:可以确定各模块的引脚及模块间的引脚连接情况;
绘制整体时序图的好处是:理清各模块引脚的时序关系;
以前,使用Verilog描述前,是在白纸或者打印纸上,绘制时序图,妹妹仔关键点处,总是会有会不清楚的情况,亦或者,之前的思路出现了错误,随后意识到了,但是绘制纸上,你是没法修改的,除非你重新再画时序图,但是使用软件绘制,可以随时随地随处更改,不会受到约束。