使用D触发器实现8分频

使用D触发器实现8分频（verilog)

前言

最近闲来无聊玩了一阵子FPGA，其中遇到一个经典的问题，就是用verilog实现8分频器。发现自己并不是很熟练，所以就以blog的形式记录一下，同时也分享给大家。

所需要的前提条件：由verilog语言基础，知道D触发器的逻辑

第一步：visio画出8分频器的电路

要知道，几乎所有的编程语言都由模块化的思想包含在内，硬件描述语言也不例外。想要构建一个8分频器，首先需要了解它是怎么实现的。

8分频器的实现原理： 它是由三个由D触发器简单改造的二分频器级联构成的，即每经过一级输入的时钟频率变为原来的二分之一

二分频器

将一个D触发器的Q非门与D连接就形成了一个二分频电路

三个二分频器级联

将三个二分频器级联即可得到8分频器

第二步 按图施工，用verilog语言描述搭建好的电路