EDA-基于FPGA/CPLD的数字系统设计流程包括哪些步骤？

1. 设计输入（Design Entry）
   将设计者设计的电路以开发软件要求的某种形式表达出来，并输入到相应软件中的过程。常用的是原理图输入和HDL文本输入。
2. 综合（Synthesis）
   将较高级抽象层次的设计描述自动转化为较低层次描述的过程。将输入编译成由与或阵列，RAM，触发器，寄存器等组成的电路结构。
3. 布局布线（Route & Place）
   将综合生成的电路逻辑网表映射到具体的目标器件，并产生最终的可下载文件的过程。
4. 时序分析和时序约束（Time Analysis & Time Constraint）
   分析设计中的所有时序路径，计算每条时序路径的延时，检查每一条路径，尤其是关键路径是否满足时序要求，并给出时序分析和报告结果。
   进行时序分析前一般要时序约束，以提供设计目标和参考数值。
5. 功能仿真和时序仿真（Simulation）
   也称模拟，是对所设计的电路的功能验证。
   功能仿真不考虑信号时延等因素，时序仿真是在选择具体器件并完成布局布线后进行的包含延时的仿真。
6. 编程与配置（Program & Configuration）
   把适配后生成的编程文件装入PLD器件中的过程叫下载。通常把基于EEPROM工艺的非易失结构CPLD器件的下载称为编程。将基于SRAM工艺的FPGA器件的下载称为配置。
   下载完成便可以进行在线测试。