IC设计
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carrotbanana
这个作者很懒,什么都没留下…
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fifo最小深度的计算
例题:A/D采样率50MHz,dsp读A/D读的速率40MHz,要不丢失地将10万个采样数据送入DSP,在A/D在和DSP之间至少加多大容量(深度)的FIFO才行?其中在写入时每100个时钟周期会写40个,在读出侧每10个cycle会读8个,计算最小深度?考虑最坏的情况:写速率最大,读速率最小的时候,就是需要存储数据最多的时候,也就是FIFO深度的下限值。设计一个同步fifo,读写时钟相同,其中在写入时每100个时钟周期会写10个,具体哪个时刻写入不确定,在读出侧每10个cycle会读1个,计算最小深度?原创 2022-09-15 16:53:01 · 1911 阅读 · 0 评论 -
跨时钟传输——多比特
单比特慢到快的跨时钟传输(电平同步器、边沿检测同步电路)、单比特快到慢传输引起的数据丢失问题(脉冲同步/脉冲检测)。:数据准确性和关联性问题。原创 2022-09-15 13:04:16 · 5569 阅读 · 1 评论 -
跨时钟传输——单比特
跨时钟问题又可以细化为脉冲同步问题,脉冲检测问题。需要用到跨时钟的场景:1.单比特:单比特慢到快的跨时钟传输(电平同步器、边沿检测同步电路)、单比特快到慢传输引起的数据丢失问题(脉冲同步/脉冲检测)。2.多比特:数据收敛性问题。原创 2022-09-07 21:52:21 · 5320 阅读 · 1 评论 -
门控时钟:Clock fating
门控时钟是低功耗设计的一种方法,在数据无效时将寄存器的时钟关闭,以此来降低动态功耗。主要应用于低功耗领域。具体实现为:在寄存器输入数据无效时,将寄存器输入时钟置0。原创 2022-09-05 21:40:14 · 1179 阅读 · 1 评论 -
无毛刺时钟切换
无毛刺时钟切换电路,又叫glitch free电路,时钟无缝切换电路。在芯片运行时需要通过门控切换时钟源,其产生的毛刺现象可能会导致驱动电路产生亚稳态,且对于不相关时钟的切换也有可能会产生门控电路的亚稳态问题。先来看一个简单的门控时钟:是由一个两个与门和一个或门组成的MUX。当select从0变到1时,时钟从clk0变到clk1,, 会导致产生了两个占空比既不为CLK0又不为CLK1的时钟,。原创 2022-09-05 16:19:52 · 5302 阅读 · 3 评论 -
三段式状态机
状态机(finite state machine):根据控制信号按照预先设定的状态进行状态转移。状态机(FSM,有限状态机)分为摩尔状态机与米利状态机,其中摩尔状态机的输出(次态)仅与现态有关,米利状态机的输出(次态)与输入和现态有关。原创 2022-09-05 16:21:18 · 1704 阅读 · 0 评论 -
【IC设计】异步FIFO
同步FIFO:读写操作共用一个时钟。异步FIFO:读操作时钟和写操作时钟相互独立。异步FIFO内部一共有五个模块:第1部分是双口RAM,用于数据的存储。第2部分是数据写入控制器第3部分是数据读取控制器读指针同步器使用写时钟的两级触发器采集读指针,输出到数据写入控制器。写指针同步器使用读时钟的两级触发器采集写指针,输出到数据读取控制器。...原创 2022-08-15 02:11:17 · 1123 阅读 · 1 评论 -
【IC设计】同步FIFO
同步FIFO如何判断空满?使用扩展位来判断FIFO的空满,当读写指针的扩展位(最高位)不同,而剩余低位相同时,FIFO满。当读写指针的大小相等时,FIFO为空。原创 2022-08-14 16:59:19 · 1255 阅读 · 2 评论