hdlbits练习题答案(更新中)
最近在学习Verilog,发现hdlbits是个挺不错的练习网站。以下是我自己做的答案,希望与大家一起交流、进步。(本博客将持续更新)
Basics
Wire
module top_module( input in, output out );
assign out = in;
endmodule
Wire4
module top_module(input a,b,c, output w,x,y,z );
assign w = a;
...
原创
2021-07-21 15:45:22 ·
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