SRL_STAGES_TO_REG_OUTPUT

寄存器级可以使用以下命令从SLR输出中拔出或推入SRL输出
SRL_STAGES_TO_REG_OUTPUT属性。
这提供了对流水线寄存器结构的控制，以在流水线下和流水线上寻址
SRL基元的输出侧。
架构支持
所有架构。
适用对象
•单元格（get_cell）作为叶级SRL实例。
价值观
•1:Vivado逻辑优化将从指定的SRL中提取寄存器
原始输出。
•-1:Vivado逻辑优化将把寄存器推入指定的SRL基元中
输出。

Syntax

Verilog and VHDL Syntax

Not applicable

XDC Syntax

set_property SRL_STAGES_TO_REG_OUTPUT <1 | -1> <objects>

The objects should be SRLs, and the registers to be absorbed into the same SRL should share

the same control set with no reset.

XDC Example:

set_property SRL_STAGES_TO_REG_OUTPUT 1 [get_cells {cell1 cell2}]