modelsim10.5(10.4同样适用)安装教程

转载自:https://blog.csdn.net/weixin_43668420/article/details/119304031?ops_request_misc=%257B%2522request%255Fid%2522%253A%2522165270253616782391867055%2522%252C%2522scm%2522%253A%252220140713.130102334.pc%255Fall.%2522%257D&request_id=165270253616782391867055&biz_id=0&utm_medium=distribute.pc_search_result.none-task-blog-2allfirst_rank_ecpm_v1~rank_v31_ecpm-2-119304031-null-null.142v9pc_search_result_cache,157v4control&utm_term=modelsim10.5&spm=1018.2226.3001.4187

  1. 鼠标右击软件压缩包,选择“解压到modelsim-win64-10.5”。

  1. 打开解压后的文件夹,鼠标右击“modelsim-win64-10.5”,选择“以管理员身份运行”。

  2. 点击“下一步”。
    在这里插入图片描述

  3. 点击“浏览”选择软件的安装路径(建议安装在C盘以外的其他磁盘,且安装路径不要有中文),点击“下一步”。
    在这里插入图片描述

  4. 点击“同意”。

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  1. 软件正在安装,请耐心等待,谢谢。

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  1. 点击“是‘。

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  1. 点击“是“。

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  1. 点击“否“。

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  1. 点击“完成“。

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  1. 打开解压后的文件夹目录下的“Crack”文件夹,鼠标右击“mgls”选择“属性”。将“只读”取消勾选,然后点击“确定”。
    在这里插入图片描述
    在这里插入图片描述

  2. 选中所有文件,鼠标右击选择“复制”。

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  1. 鼠标右击桌面图标,选择“打开文件所在的位置”。

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  1. 鼠标右击空白处,选择“粘贴”。

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  1. 鼠标右击安装目录里的“mgls64.dll”,选择“属性”,将“只读”取消勾选,然后点击“确定”。
    在这里插入图片描述
    在这里插入图片描述

  2. 鼠标右击“patch_dll”选择“以管理员身份运行”。

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  1. 等待一会。

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  1. 弹出记事本,鼠标点击“文件-另存为”。

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  1. 将其保存在前面的安装路径“Dmodeltech64_10.5”。

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  1. 鼠标右击安装目录下的“mgls.dll”与“mgls64.dll”文件,选择“属性”,勾选“只读”,然后点击“确定”。
    在这里插入图片描述
    在这里插入图片描述

  2. 鼠标右击“此电脑”,选择“属性”。

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  1. 点击“高级系统设置”。

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  1. 在“高级”点击“环境配置”。

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  1. 点击“新建”。

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  1. 分别输入“MGLS_LICENSE_FILE” “:D:modeltech64_10.5 LICENSE.TXT”。其中第二项为之前生成的“License”文件路径,然后点击“确定”。

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  1. 点击“确定“。

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  1. 点击“确定“。

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  1. 鼠标右击软件图标,选择“属性”。

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  1. 勾选“以管理员身份运行此程序”,然后点击“确定”。

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  1. 双击桌面图标。

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  1. 勾选“Don’t show……”,然后关闭窗口。

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  1. 安装完成。

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Mentor, a Siemens business, has unveiled ModelSim 10.7, is unified debug and simulation environment gives today's FPGA designers advanced capabilities in a productive work environment. About Mentor Graphics ModelSim. Modelsim HDL simulator provides FPGA customers with and easy cost-effective way to speed up FPGA development, lab bring up and test. Many FPGA designers go to the lab before adequately vetting their design. This means weeks or even months of inefficient debugging time in the lab. Testing in the lab has limited visibility of the signals in design. It can take 8 hours to do a place and route just instrument additional signals or make a small bug fix. With simulation the debug loop is much faster and there is complete visibility into the signals in the design. Simulation enables a much higher quality FPGA design before entering the lab allowing time spent during lab debug much more productive and focused. In addition to supporting standard HDLs, ModelSim increases design quality and debug productivity. ModelSim’s award-winning Single Kernel Simulator (SKS) technology enables transparent mixing of VHDL and Verilog in one design. Its architecture allows platform-independent compile with the outstanding performance of native compiled code. The graphical user interface is powerful, consistent, and intuitive. All windows update automatically following activity in any other window. For example, selecting a design region in the Structure window automatically updates the Source, Signals, Process, and Variables windows. You can edit, recompile, and re-simulate without leaving the ModelSim environment. All user interface operations can be scripted and simulations can run in batch or interactive modes. ModelSim simulates behavioral, RTL, and gate-level code, including VHDL VITAL and Verilog gate libraries, with timing provided by the Standard Delay Format (SDF).
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