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RSS订阅原创 WARNING(ORCAP-1589): Net has two or more aliases - possible short?
把POWER属性改为passive。管脚名称不可以相同，可以从1开始排列，比如GND1,GND2...这是orcad软件设定问题，推荐这种解决方法。Edit part，选择引脚，修改网络名6个VIN为VIN1~6并更改属性为Passive，如下图，drc检查通过。（1）只要将管脚名和网络名搞成一致就可以了。改其中一个就会引起其他问题，但是管脚名称可以相同，看起来整洁。POWER的管脚名称同时为NET名称（ORCAD自己的设计规则）一个网络有两个网络名称。
2025-02-07 15:15:35
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原创 【Capture CIS-DRC】Two nets in the same schematic have the same name
我的网络符号1V8_PG被Capture CIS自动识别成了电源符号，把它改成PG_1V8就没有警告了。
2025-02-07 10:28:38
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原创 网线直连模式下，ubuntu虚拟机与zynq开发板互ping
目的：想要使用网线将windows网口与zynq开发板网口直连，可以实现通过nfs（network file system)挂载在ubuntu中的根文件系统，从而运行linux，方便linux的驱动开发。参考文章：领航者 ZYNQ 之嵌入式 Linux 开发指南 V3.2.pdf第20章 搭建驱动开发使用的 ZYNQ 镜像20.6 NFS 挂载根文件并启动开发板这里重点记录为了实现上述目的而如何设置网络环境。
2024-12-30 17:55:26
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原创 Verilog综合出来的图
Verilog写代码时需要清楚自己综合出来的是组合逻辑、锁存器还是寄存器。甚至，有时写的代码有误，vivado不能识别出来，这时打开综合后的schematic简单查看一下是否综合出想要的结果。比如：误将一个always模块重复一遍，vivado没有识别出来导致没有生成想要的状态机，打开综合后的schematic一看，被优化掉了。
2024-06-16 22:30:38
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原创 ZYNQ学习Linux 基础外设的使用
基本都是摘抄的文章：《领航者 ZYNQ 之嵌入式Linux 开发指南 V3.2.pdf》，因初次学习，仅作学习摘录之用，有不懂之处后续会继续更新~
2024-04-06 21:15:28
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原创 ZYNQ学习之Petalinux 设计流程实战
要想在 Zynq-7000 SoC 中搭建运行 Linux，需先简单的了解下其嵌入式软件栈，如下图所示：第一个阶段：内部BootROM内部 BootROM，它存储 stage-0 的引导代码。BootROM 在 CPU 0 上执行，CPU 1 执行等待事件（WFE）指令。BootROM 还配置必要的外围设备，以开始从其中一个引导设备获取第一阶段引导加载程序 （FSBL）引导代码。可编程逻辑（PL）不是由 BootROM 配置的。第二个阶段： FSBL引导代码。
2024-04-06 17:10:57
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原创 ZYNQ学习之Ubuntu下Linux文件系统、用户权限与磁盘管理
操作系统的基本功能之一就是文件管理，而文件的管理是由文件系统来完成的。Linux支持多种文件系统。文件系统的目的就是实现数据的查询和存储，由于使用场合、使用环境的不同，Linux 有多种文件系统，不同的文件系统支持不同的体系。文件系统是管理数据的，而可以存储数据的物理设备有硬盘、U 盘、SD 卡、NAND FLASH、NOR FLASH、网络存储设备等。不同的存储设备其物理结构不同，不同的物理结构就需要不同的文件系统去管理，比如管理 NAND FLASH 的话使用 YAFFS 文件系统，
2024-03-29 22:51:21
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原创 Cadence OrCAD使用小技巧
Cadence是公司名，Allegro（俗称阿狸狗）是该公司旗下的EDA工具品牌，OrCAD是该公司收购公司的EDA工具品牌。OrCAD这个产品线是Cadence收购来的，Allegro才是嫡系。注意：dsn不能放在中文路径下。含有元件库管理之功能。
2024-03-22 16:09:14
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原创 LVDS电平标准与LCD屏的LVDS数据格式
驱动器的输入为两个相反的电平信号，四个nMOS管的尺寸工艺是完全相同的。LVDS( Low Voltage Differential Signaling)是一种低摆幅的差分信号技术，它使得信号能在差分PCB线对或平衡电缆上以几百Mbps的速率传输，其低压幅和低电流驱动输出实现了低噪声和低功耗。如上图所示，LVDS驱动器由一个驱动差分线对的电流源组成(通常电流为3.5mA)，LVDS接收器具有很高输入阻抗，因此驱动器输出的电流大部分都流过100Ω的匹配电阻，并在接收器的输入端产生大约350mV的电压。
2024-03-03 00:48:41
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原创 Quartus工程的qsf配置约束文件介绍
qsf：Quartus Setting File，是Quartus工程的配置文件；包含一个Quartus工程的所有约束，包括工程的软件版本信息、FPGA器件信息、引脚约分配、引脚电平分配，编译约束和用于Classic TimingAnalyzer的时序约束；
2024-02-08 11:45:46
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原创 Quartus IP 之mif与hex文件创建与使用
Xilinx与Altera支持的ROM文件格式Alterahex、mifAM（助记）Xilinxhex、coeXC（助记）.hex、.coe格式一般是用于Xilinx版本，.mif、.hex格式一般用于Altera版本的ROM。hex文件: Hexadecimal FIlemif文件: Memory Initialization Filecoe文件：Coefficient File；本篇暂不解读xilinx的coe文件。
2024-02-04 14:55:22
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原创 Quartus IP学习之ISSP（In-System Sources & Probes）
在ISSP IP设置界面，选择Generate》Show Instantiation Template，在弹出的Instantiation Template中可以看到该issp_ip例化模板，点击Copy，并将其粘贴到Quartus工程的顶层/其他模块中即可。选择USB-Blaster与FPGA芯片（一般成功识别USB-Blaster后会自动读取FPGA芯片型号），并自动弹出FPGA芯片中下载的ISSP中的Sources与Probes信息。
2024-02-03 23:36:20
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原创 Quartus生成烧录到FPGA板载Flash的jic文件
如果output_file.jic带linux os系统，则可能需要烧录一个小时。1、先使用Programmer烧录一个sof文件，即test.sof。2、再正常使用Programmer烧录jic文件即可，约需10分钟，待转换的sof文件与hex文件。
2024-01-28 15:16:45
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原创 FPGA HDMI IP之DDC(本质I2C协议)通道学习
目的：使用KingstVIS逻辑分析仪软件分析HDMI的DDC数据（遵循I2C协议），同时学习了解HDMI DDC与I2C通信协议。
2024-01-27 21:57:09
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原创 Quartus II使用小技巧
有两个Quartus工程：q_pfj_1.qpf与q_prj_2.qpf，其中q_prj_2.qpf是q_prj_1.qpf的衍生工程，两个工程想要在Signal Tap Logic Analyzer中观察的信号一样，直接将q_prj_1.qpf中已经设置好的stp1.stp挪到q_prj_2.qpf工程中，替换掉q_prj_2.qpf中原来的stp1.stp文件，即可在q_prj_2.qpf中的Signal Tap Logic Analyze抓取相同的信号。
2024-01-22 22:41:18
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原创 Modelsim SE 10.5安装教程
把 MentorKG.exe、mgls.dll以及patch64_dll.bat 一起拷贝到modelsim安装目录的win32或win64下，例如【D:\Modelsim_10.5\win64】。运行patch64_dll.bat，产生license后，保存到【D:\Modelsim_10.5\win64】Ctrl+Shift+s另存到【D:\Modelsim_10.5\win64】路径下，当然其他路径也可。
2024-01-18 00:40:20
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原创 Intel Quartus II IP之DP1.4 工程的创建与使用
一般为了通用性，再demo工程上再打包一层，这样的作用是将demo工程默认生成的输入输出wire/reg名称改为其他工程也在使用的名称，这样方便合入其他工程，且其他工程的引脚分配设置可以共用。默认生成的是DP直通工程，即DisplayPort SST Parallel Loopback with PCR，可以实现DP RX接口的4K视频输入并通过DR TX接口输出该4K视频。该工程实现DP的RX 与TX直通工程，也即是DP RX接收到的信号直接传输给DP TX来发送。
2024-01-16 17:52:33
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原创 Intel开发环境Quartus、Eclipse与WSL的安装
安装顺序：先安装Quartus 21.4，接着Eclipse或者WSL（Windows Subsystem for Linux），Eclipse与WSL的安装不分先后。
2024-01-16 17:40:32
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原创 Quartus 软件界面介绍与部分使用技巧
内容太多，只能慢慢补充完善了~对一个软件的熟练掌握，不仅在于完成项目工程，还在于对一个软件的各个功能的位置与使用要熟稔于心（个人看法）。
2024-01-13 10:40:45
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原创 PADS Layout技巧
PADS Layout（PowerPCB）整理了一些简单的使用技巧，可以快速上手，但是还是需要有相关的基础，比如知道Pads logic（画原理图）、pads layout（最主要layout平台）、pads router（差分对、蛇形走行等layout平台）三者的关系。链接：https://pan.baidu.com/s/1tZghvmhuE2Boq4BCfYCo3w?包含四个版本：PADS VX2.2、PADS VX2.7、PADS9.5完全版以及一个PADS VX2.2绿色版；
2023-12-27 19:36:17
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原创 Quartus的Signal Tap II的使用技巧
Signal Tap II全称Signal Tap II Logic Analyzer，是第二代系统级调试工具，它集成在Quartus II软件中，可以捕获和显示实时信号，是一款功能强大、极具实用性的FPGA片上调试工具软件。传统的FPGA板级调试是由外接的逻辑分析仪连接到FPGA的控制引脚，将内部引号引出至引脚I/O上，接着进行板级调试。
2023-12-27 15:50:22
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原创 PADS Layout安全间距检查报错
在Pads Layout完成layout后，进行工具-验证设计=安全间距检查时，差分对BAK_FIXCLK_100M_P / BAK_FIXCLK_100M_N的安全间距检查报错，最小为3.94mil，但是应该大于等于5mil；在pads layout中进行安全间距检查时，普通的走线按照pads layout设置-设计规则-默认-安全间距中的自定义的安全间距去检查，但是在router中设置的差分对网络的线宽线距按照我们自己定义的线宽线距去进行安全间距的检查。
2023-12-23 19:52:27
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原创 modelsim使用技巧
打开Modelsim后，在Wave-Wave Preferences后，在弹出的Wave Window Preferences界面单击Grid & Timeline，然后选择仿真时间波形单位，并可以设置栅格显示的周期。一种是在Modelsim工具栏下直接选中Simulate-Start Simulation的弹出窗口中，选择好仿真top层文件后，取消勾选Enable optimization，1.2 在modelsim窗口下选择打开wave窗口，选择file-save format或按ctrl+s，保存。
2023-12-19 15:25:34
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原创 移植Modelsim仿真工程
但是，第一遍仍会报错，如下：什么都不要改，再双击run_simulation.bat文件就可正常进行仿真了，偶尔也会第三次才能正常仿真，看来这种方式不是主流啊。估计是bug或者不为人知的什么原因。
2023-12-15 00:17:10
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原创 经典基本电路
VGA接口是一种D型接口，上面共有15针脚，分成3排，每排5个，用以传输模拟信号。我们知道，在计算机内部是数字方式的图像信息，需要在显卡中的D/A（数字／模拟）转换器内转变为模拟R、G、B三原色信号和行、场同步信号，然后，通过VGA接口传输到显示设备中。HDMI(High-Definition Multimedia Interface，高清多媒体接口)，作为一个数字化视频音频的接收标准，是一种专用的音频/视频接口，用于发送未压缩的视频数据和压缩/未压缩的音频数据，是可以同时传输视频和音频的。
2023-12-13 23:14:30
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原创 Tcon基础知识
4) Level shift IC（for GOA 屏）：一般的 TFT 开启电压需要 20V 以上，关断电压需要-5V 以下，而来自 TCON时序控制电路的电压一般是 0V 或 3.3V 这样的逻辑电压，因此需要 Level Shift 实现电平的转换。SOC 内置 TCON 的一个基本架构，对于 TCON 内置的方案来说 SOC 最重要的任务是产生屏所需要的正确的 miniLVDS 信号和驱动器控制信号，其中驱动器控制信号包括源驱动（source driver）和门驱动(gate driver)
2023-12-13 23:13:29
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原创 4K与8K 图像传输时序
VIC：Video Information Code or Video Identification Code，用来识别视频的格式；这里，Htotal的时间单位是一个像素时钟周期，Vtotal的时间单位是一个Htotal的总像素时钟，也就是扫描一行的时间。I/P：Interlace or Progressive，隔行或逐行扫描。Field Rate，这里理解为帧率Frame Rate；
2023-12-12 16:08:04
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原创 modelsim如何关联Notepad++
路径要用/，不是直接copy的\路径，如copy的：C:\Program\Files\Notepad++\notepad++.exe，这样会报错。这种方法需要每次打开modelsim软件后输入一遍，比较麻烦，接下来有一劳永逸的方法。按照路径找到pref.tcl，右键去掉只读属性，将上面两条命令添加其中即可。
2023-12-07 15:11:50
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原创 Notepad++关联.v文件
但是存在一种情况，win10会自动将.v文件关联到Orcad等其他文件，你在notepad++里面设置的首选项-文件关联.v不起作用，接着你可以在win10设置-应用-默认应用-按文件类型指定默认应用，给.v文件选择notepad++但是，如果在按文件类型指定默认应用的选择时，没有找到notepad++，那就先删除win10默认的Orcad关联.v文件，再重新关联.v文件到notepad++。选中.v文件，右键-打开方式-在这台电脑上查找其他应用-选择想要的notepad++.exe即可。
2023-12-07 13:34:50
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原创 Quartus II + Modelsim 脚本仿真
第5步，产生仿真脚本并进行修改：Create the Simulation Script。第3步，指定EDA仿真工具：Specify EDA Tool Settings。，cd切换到mentor_example.do所在路径， 敲入。第1步，创建一个ram ip，并形成一个例化的top层ip。第7步，运行运行mentor_example.do脚本文件。，运行mentor_example.do脚本文件。第2步，自己再单独写一个testbench.v。打开modelsim，在。Transcript栏中。
2023-12-06 22:33:15
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原创 vivado仿真波形与配置文件的保存
一、波形文件与配置文件的说明1、波形数据库文件(.WDB)，其中包含所有的仿真数据。是vivado自动保存的文件； 因为.WDB文件自动保存的名称是一样的。如果想保存多次仿真的.WDB文件，在仿真完成后到xsim文件目录下将.WDB文件重命名，这样下一次仿真就不会覆盖这个.WDB文件。2、波形配置文件(.WCFG)，其中包含于波形配置文件中的对象相关联的顺序和设置，注意是配置文件，需要手...
2023-07-26 17:37:00
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Intel FPGA IP之LVDS SerDes IP学习
2024-03-03
LVDS电平标准：TIA/EIA STANDARD（2001）、IEEE Std P1596.3-1995/1996
2024-03-03
附件是Quartus官方的Signal Tap II的使用技巧
2024-02-24
HDMI-2.0-协议.pdf、I2C 协议标准 中文版.pdf与HDMI-DDC协议解读.kvdat
2024-01-27
空空如也
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