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原创 Vivado2018.2联合modelsim10.5仿真教程
vivado可在xilinx官网查询匹配的modelsim最低版本，下载modelsim前记得选用合适的modelsim版本, 如图：查询网址： https://www.xilinx.com/support/answers/68324.html安装环境：win10 64位软件版本：Vivado 2018.2 + Modelsimwin64SE_10.5Vivado2018.2版...
2019-04-14 22:25:11
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原创 备战2021数字IC暑期实习&秋招-Verilog手撕代码篇【1】
Problem1: 序列检测Description检测序列“1010110”，检测到该序列时输出高脉冲使用Moore型状态机和Mealy型状态机实现序列的重复检测和非重复检测 使用移位寄存器实现，重复检测和不重复检测系统架构（输入输出）：关于moore型和Mealy型状态机结构图如下：Solution1：FSM1、序列1010110的非重复检测Moore型状态机和Mealy型状态机状态转移图如下：画出状态转移图后，自然的，代码也就出来了，这里采用三段式FSM，
2021-04-05 22:23:00
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原创 分频器设计中使用行波计数器有何优缺点？
分频设计中使用行波计数器有何优缺点？行波计数器：使用级联寄存器，用触发器的输出端驱动下一级触发器的时钟输入端行波计数器的优势ASIC设计人员常常使用行波计数器对时钟进行幂为2的分频，与其他同步计数方式相比，行波计数器使用的门数更少因为计数器在各阶段创建行波时钟，所以这种级联会导致问题，这些行波时钟会对STA和综合工具带来麻烦，所以应该尝试避免使用这种结构以减少验证的工作量，尽管行波计数器存在各种挑战和问题，但是在功耗较高的系统中很适合使用这种计数器，因为这样可以大量降低由逻辑或者SOC所
2021-04-01 10:54:28
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原创 HDLBits Coding
HDLBits Coding前言最近主要忙于准备数字IC方向暑期实习+秋招的事，在互联网领域卷中卷的今天，IC行业在近两年国家的大力扶持下也开始变得卷了起来，在哪卷不是卷呢......不过相对互联网而言，IC行业的好处是可以从事的时间会持久一些，但是一开始的起薪肯定不如互联网，由于芯片的开发周期较长，一般都是1~2年甚至更长时间，公司培养一个IC前端/后端工程师的周期也很长，都是N颗芯片砸钱砸出了资深的IC Engineer，所以很多IC大厂的主力军基本都是超过35岁的中年人，通过芯片研发与芯片一同
2021-03-28 16:25:05
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原创 Vivado2018.2联合Matlab的FIR滤波器设计与仿真
Introduction目录Introduction新建工程（Create a New Porject）输入正弦波叠加IP核实现FIR低通滤波器设计引出matlab进行滤波器参数设计窗函数法设计FIR滤波器FIR滤波器系数量化FIR滤波器系数导出将.coe文件导入FIR IP核Block Design连线&生成顶层模块联合Modelsim...
2019-11-15 11:00:44
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空空如也
空空如也
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