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1. ctrl+v 这样会启动可视模式，按 j/k 可以发现它能够在一列上面选中字符。2. 按下 G 这样可以从文本的第一行选中到最后一行。vim删除列的方法：(用于处理一列空白)3. 按下 x 就会把这一列删掉。
2024-07-08 09:33:12
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原创 latch是电平触发的，为什么就容易产生毛刺
在Verilog中，如果在if-else语句中不写else分支或者使用case语句时没有覆盖所有的情况，就会产生latch。这是因为在这种情况下，Verilog编译器无法确定变量的值应该是什么，因此会将其存储在latch中，以便在未来的时钟周期中使用。 latch易产生毛刺的原因是因为它们的输出值取决于它们的输入值和时钟信号。如果输入信号发生变化，但时钟信号没有发生变化，那么latch的输出值就会发生变化，从而产生毛刺。因此，在设计Verilog电路时，应该尽量避免使用latch，而是使用可靠
2023-11-04 11:11:14
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原创 溢出判断，两数大小比较（verilog版）
verilog中，都是以补码表示，布尔类型的0和1本来是没有符号的，人为认为最高位为符号位，且NC-verilog也会把数当成有符号数。硬件设计中，当进行无符号数运算的时候，扩展最高位，结果截断位32位（32位数位例），然后人为看成无符号数。（个人理解）1、溢出判断用变形补码进行双符号位运算（正数符为00,负数符号以11）若运算结果的符号位为"01",则上溢；若结果双符号为10,则下溢出；若结果的双符号位为00或11，无溢出。2、大小判断两个32位数，例：[31:0] src1和src
2023-05-08 10:08:16
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原创 博客摘录「 UVM的构造函数new的个人理解」2023年4月25日
uvm_object里的function new，只有一个参数叫nameuvm_component里的function new，有两个参数，name和parent上面两句的意思，是因为UVM树形层次结构（只有component才有此层次结构）导致的。name参数的意义就是实例化的名称。parent参数的意义就是UVM树形的上一层次，通常都是this；这表示当前层次下实例化了一个component组件。换句话说，正是由于function new里多了一个parent参数，才有UVM树形层次结构的实现。
2023-04-25 10:07:34
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空空如也
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